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公开(公告)号：CN105573717B
公开(公告)日：2018-02-06
申请号：CN201410529493.8
申请日：2014-10-08
IPC: G06F9/38
Abstract: 本发明实施例提供一种面向多核处理器的程序划分方法及装置，涉及计算机技术领域，能够将整个程序划分为多个程序模块，且无需依赖于操作系统。该方法包括：从源程序的数据结构中的入口节点开始，依次标记该源程序的数据结构中的N个节点的层级，若该N个节点中层级为M的第一节点的计算量小于预设的第一计算量阈值，则为第一节点确定一个目标节点，将第一节点和第一节点的目标节点合并为第二节点，第二节点的层级与第一节点的目标节点的层级相同，将M加1，重复执行上述节点的合并过程，直至该源程序的数据结构中的所有节点合并结束。该方法用于将源程序划分为多个程序模块映射到CMP中执行。
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公开(公告)号：CN105573717A
公开(公告)日：2016-05-11
申请号：CN201410529493.8
申请日：2014-10-08
IPC: G06F9/38
Abstract: 本发明实施例提供一种面向多核处理器的程序划分方法及装置，涉及计算机技术领域，能够将整个程序划分为多个程序模块，且无需依赖于操作系统。该方法包括：从源程序的数据结构中的入口节点开始，依次标记该源程序的数据结构中的N个节点的层级，若该N个节点中层级为M的第一节点的计算量小于预设的第一计算量阈值，则为第一节点确定一个目标节点，将第一节点和第一节点的目标节点合并为第二节点，第二节点的层级与第一节点的目标节点的层级相同，将M加1，重复执行上述节点的合并过程，直至该源程序的数据结构中的所有节点合并结束。该方法用于将源程序划分为多个程序模块映射到CMP中执行。
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公开(公告)号：CN119849399A
公开(公告)日：2025-04-18
申请号：CN202311345894.3
申请日：2023-10-16
IPC: G06F30/3312 , G06F30/33
Abstract: 本申请公开了一种电路设计的方法及电路设计平台，该方法可包括；确定第一异步电路中的一条或多条时序路径对应的时序裕量阈值范围；通过时序分析指令，查找一条或多条时序路径中的错误时序路径；其中，错误时序路径为时序路径的时序裕量超出对应的时序裕量阈值范围的路径，时序裕量为第一时长与第二时长之差，第一时长为对应时序路径中的第一锁存器的发射时钟到第二锁存器的捕获时钟之间的时长，第二时长为对应时序路径中的第一锁存器与第二锁存器之间的数据计算时长；通过时序处理指令，将错误时序路径的第二锁存器的捕获时钟调整至与对应的时序裕量阈值范围匹配的时钟位置。采用本申请实施例可以解决基于锁存器实现的异步电路中的时序混乱问题。
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公开(公告)号：CN114079627A
公开(公告)日：2022-02-22
申请号：CN202010820611.6
申请日：2020-08-14
Applicant: 华为技术有限公司
Abstract: 本申请公开了数据传输装置和方法，涉及数据传输技术领域，有助于提高数据传输效率。数据传输装置包括路由器、第一网络接口以及多个第二网络接口。在所述第一网络接口接收到所述路由器发送的包括多个目的网络接口的标识的数据包后，所述第一网络接口可以在第一子网中广播数据包，第一子网包括第一网络接口和多个第二网络接口，多个第二网络接口包括多个目的网络接口。所述第一子网中的多个第二网络接口接收第一网络接口发送的数据包后，所述多个目的网络接口可以根据数据包中的目的网络接口的标识，将数据包转发给对应的处理节点，所述多个第二网络接口中除所述多个目的网络接口之外的其他网络接口可以根据所述多个目的网络接口的标识丢弃数据包。
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公开(公告)号：CN105988970A
公开(公告)日：2016-10-05
申请号：CN201510073683.8
申请日：2015-02-12
IPC: G06F15/167
Abstract: 本发明实施例提供了一种共享存储数据的处理器和芯片。该处理器包括共享存储单元、控制器、第一簇和第二簇。其中，第一簇包括第一处理器核，第二簇包括第二处理器核。共享存储单元位于所述第一簇和所述第二簇之间，且能够与第一处理器核或第二处理器核通过总线连接，控制器与第一处理器核和第二处理器核通过总线连接，控制器用于控制第一处理器核将第一处理器核生成的数据写入所述共享存储单元，共享存储单元用于存储第一处理器核生成的数据，控制器还用于控制第二处理器核读取共享存储单元存储的第一处理器核生成的数据。本发明实施例通过增加共享存储单元和控制器，能够缩短簇间访问存储器中的数据的时间。
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Patent Agency Ranking
公开(公告)号：CN117651933A
公开(公告)日：2024-03-05
申请号：CN202180098077.5
申请日：2021-07-08
Applicant: 华为技术有限公司
IPC: G06F9/48
Abstract: 一种用于设计异步电路的方法，该方法包括将异步电路中的多个异步控制器生成的多个脉冲信号分别确定为多个时钟信号，该多个时钟信号都源自于同一个初始时钟信号，彼此之间仅有相位偏移。该方法还包括确定多个时钟信号中的任意两个之间的传播时间差，并且计算对应的时序逻辑器件之间的数据传输时间段。该方法还包括比较时钟传播时间差和数据传输时间段，来确定数据信号是否先于时钟信号到达时序逻辑门，并且可以根据比较结果来进行在这两个异步控制器之间的相应延迟设置。通过上述的方式，可以统一地分析了异步电路的组合逻辑部分和控制部分的时序，因此可以将异步电路的相对时序约束转换为能被传统EDA工具识别的静态时序分析。在此基础之上，可以利用EDA工具对异步电路进行电路优化和时序约束，来有效提高设计异步单轨电路的效率。因此，该方法可以适用于大规模的异步电路设计。
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公开(公告)号：CN116842880A
公开(公告)日：2023-10-03
申请号：CN202210296582.7
申请日：2022-03-24
Applicant: 华为技术有限公司
IPC: G06F30/327
Abstract: 本申请实施例公开了一种芯片、信号传输方法以及电子设备，用于降低芯片电路面积开销。本申请实施例芯片包括第一控制电路、受控组合逻辑电路、第一级时序电路和第二级时序电路。第一控制电路用于向受控组合逻辑电路发送控制信号。当控制信号为第一逻辑电平时，受控组合逻辑电路用于根据控制信号输出被受控组合逻辑电路锁存的逻辑结果。当控制信号为第二逻辑电平时，受控组合逻辑电路用于根据第一级时序电路的数据输出端输出的数据信号，输出受控组合逻辑电路中组合逻辑电路的即时逻辑结果，第二逻辑电平与第一逻辑电平不同。
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公开(公告)号：CN105988970B
公开(公告)日：2019-10-01
申请号：CN201510073683.8
申请日：2015-02-12
IPC: G06F15/167
Abstract: 本发明实施例提供了一种共享存储数据的处理器和芯片。该处理器包括共享存储单元、控制器、第一簇和第二簇。其中，第一簇包括第一处理器核，第二簇包括第二处理器核。共享存储单元位于所述第一簇和所述第二簇之间，且能够与第一处理器核或第二处理器核通过总线连接，控制器与第一处理器核和第二处理器核通过总线连接，控制器用于控制第一处理器核将第一处理器核生成的数据写入所述共享存储单元，共享存储单元用于存储第一处理器核生成的数据，控制器还用于控制第二处理器核读取共享存储单元存储的第一处理器核生成的数据。本发明实施例通过增加共享存储单元和控制器，能够缩短簇间访问存储器中的数据的时间。
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公开(公告)号：CN106484360B
公开(公告)日：2019-05-07
申请号：CN201510542916.4
申请日：2015-08-28
Applicant: 华为技术有限公司
IPC: G06F7/20
Abstract: 本发明实施例提供一种相似度检测装置，通过检测单元的计数器进行时间延迟，不同序列操作的延迟的时钟周期不同，当计数器的计数值达到延迟的时钟周期时，检测单元通过该序列操作对应的输出电路输出高电平，由于每个序列操作的延迟的时钟周期不同，因此每个检测单元的输入信号的时间也不同，每个检测单元有一个输入变为高电平的时候，说明从初始检测单元到该检测单元的延迟最小，通过路径模块记录的首先变为高电平的输入端可以得出每个检测单元延迟的时钟周期，从而根据每个检测单元延迟的时钟周期时间得到两个序列的相似度。所述装置通过时钟周期表示两个序列的相似度，从而避免了现有技术中权值累加导致权值过大造成溢出的问题。
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公开(公告)号：CN106484360A
公开(公告)日：2017-03-08
申请号：CN201510542916.4
申请日：2015-08-28
Applicant: 华为技术有限公司
IPC: G06F7/20
Abstract: 本发明实施例提供一种相似度检测装置，通过检测单元的计数器进行时间延迟，不同序列操作的延迟的时钟周期不同，当计数器的计数值达到延迟的时钟周期时，检测单元通过该序列操作对应的输出电路输出高电平，由于每个序列操作的延迟的时钟周期不同，因此每个检测单元的输入信号的时间也不同，每个检测单元有一个输入变为高电平的时候，说明从初始检测单元到该检测单元的延迟最小，通过路径模块记录的首先变为高电平的输入端可以得出每个检测单元延迟的时钟周期，从而根据每个检测单元延迟的时钟周期时间得到两个序列的相似度。所述装置通过时钟周期表示两个序列的相似度，从而避免了现有技术中权值累加导致权值过大造成溢出的问题。
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