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公开(公告)号：CN114450785B
公开(公告)日：2025-05-16
申请号：CN201980100933.9
申请日：2019-11-20
Applicant: 华为技术有限公司
IPC: H01L23/48
Abstract: 一种多芯片堆叠封装及制作方法，涉及芯片技术领域，能够解决多芯片的应力集中问题，能够以进行更多层芯片的堆叠。该多芯片堆叠封装包括：沿第一方向堆叠设置的第一芯片(101)和第二芯片(102)，其中所述第一芯片(101)内沿所述第一方向开设有第一导电通孔(31)，所述第二芯片(102)内沿所述第一方向开设有第二导电通孔(32)；设置于所述第一芯片(101)和所述第二芯片(102)之间的第一再布线层(21)，且所述第一再布线层(21)的两侧分别与所述第一芯片(101)的表面和所述第二芯片(102)的表面固定，其中所述第一导电通孔(31)和所述第二导电通孔(32)通过所述第一再布线层(21)导通，所述第一导电通孔(31)和所述第二导电通孔(32)错开设置。所述多芯片堆叠封装及制作方法用于芯片的制造。
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公开(公告)号：CN115136300B
公开(公告)日：2025-03-11
申请号：CN202080096746.0
申请日：2020-03-16
Applicant: 华为技术有限公司
IPC: H01L23/367
Abstract: 一种电子设备、芯片封装结构及其制作方法；其中，芯片封装结构包括第一芯片(10)、转接板(20)以及位于第一芯片(10)和转接板(20)之间的至少一个电连接件(30)，电连接件(30)的两端分别与第一芯片(10)和转接板(20)电连接；还包括：位于第一芯片(10)和转接板(20)之间且围设在电连接件(30)外周的高导热介质(40)，高导热介质(40)的一端与第一芯片(10)接触，以实现对第一芯片(10)以及电连接件(30)的有效散热，从而可提高芯片封装结构的集成度，高导热介质(40)与电连接件(30)之间设置绝缘层(50)，绝缘层(50)用于将高导热介质(40)与所述电连接件(30)隔开，以避免电连接件(30)上的电流扩散至高导热介质(40)上而造成漏电的情况，从而不仅确保了第一芯片(10)与转接板(30)之间的导通稳定性，而且不会对芯片封装结构外部的元器件造成电信号的干扰。
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公开(公告)号：CN115210854A
公开(公告)日：2022-10-18
申请号：CN202080098022.X
申请日：2020-03-10
Applicant: 华为技术有限公司
Abstract: 本申请实施例公开了一种芯片堆叠结构、制作方法及电子设备，包括：第一芯片和第二芯片；该第一芯片的第一表面和该第二芯片的第二表面相对，其中，该第一芯片的第一表面上设有多个焊盘，该第二芯片的第二表面上设有多个电连接件，该焊盘与该电连接件一一焊接；相邻该焊盘之间设有隔离部件，该隔离部件的高度小于或等于该电连接件的高度，其中，该电连接件与该焊盘之间的缝隙中填充有焊料。由此，通过设置隔离部件，可以避免电连接件与焊盘焊接时焊料被融化之后流动造成的短路。同时可以在电连接件与焊盘连接时采用更多的焊料，或焊接时采用更大的压力或焊接更长时间，提高了制造良率。
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公开(公告)号：CN115997285A
公开(公告)日：2023-04-21
申请号：CN202080103632.4
申请日：2020-09-27
Applicant: 华为技术有限公司
IPC: H01L23/48
Abstract: 本申请提供一种硅通孔结构的制备方法和硅通孔结构。该制备方法包括：提供晶圆，该晶圆包括衬底层、介质层和金属层；从衬底层的第二侧形成贯穿衬底层的导通孔，该导通孔停止在金属层上；从衬底层的第二侧形成凹孔；在衬底层的第二侧的表面、导通孔内和凹孔内沉积金属；对金属进行研磨，以去除衬底层的第二侧的表面上的除导通孔和凹孔之外的区域上的金属。本申请中凹孔的设置能够使得在衬底层上没有导通孔的地方增加金属，有助于在研磨过程中金属尽可能地均匀分布，从而有助于提高研磨工艺的一致性和可靠性。另外，本申请中导通孔对应的TSV可以不是TSV array，因而够根据产品需要，灵活地设计TSV图案，增大工艺窗口。
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公开(公告)号：CN114762103A
公开(公告)日：2022-07-15
申请号：CN201980102829.3
申请日：2019-12-16
Applicant: 华为技术有限公司
Abstract: 一种芯片堆叠结构及其制作方法，其中，该芯片堆叠结构包括第一晶圆(100)和第二晶圆(200)，第一晶圆(100)的第一再布线层(130)设置有裸露的第一键合盘(133)，第一晶圆(100)的第一再布线层(130)和第一键合盘(133)与第二晶圆(200)的无源面(220)直接键合连接，不需要在键合表面制备额外的介电层，减小了第一晶圆(100)和第二晶圆(200)堆叠之后的厚度，使芯片封装后的尺寸更小，更轻薄。并且，第一晶圆(100)和第二晶圆(200)直接堆叠后的热阻更小，提高了芯片的散热性能。另外，第二晶圆(200)还设置有与第一键合盘(133)连接的硅通孔(233)，使得第一晶圆(100)和第二晶圆(200)可以通过硅通孔(233)直接电气互连，连接可靠性高。所提供的用于制作上述芯片堆叠结构的方法，工艺步骤简单，并且不会存在刻蚀选择比的问题，可实现性大大提高。
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Patent Agency Ranking
公开(公告)号：CN114450785A
公开(公告)日：2022-05-06
申请号：CN201980100933.9
申请日：2019-11-20
Applicant: 华为技术有限公司
IPC: H01L23/48
Abstract: 一种多芯片堆叠封装及制作方法，涉及芯片技术领域，能够解决多芯片的应力集中问题，能够以进行更多层芯片的堆叠。该多芯片堆叠封装包括：沿第一方向堆叠设置的第一芯片(101)和第二芯片(102)，其中所述第一芯片(101)内沿所述第一方向开设有第一导电通孔(31)，所述第二芯片(102)内沿所述第一方向开设有第二导电通孔(32)；设置于所述第一芯片(101)和所述第二芯片(102)之间的第一再布线层(21)，且所述第一再布线层(21)的两侧分别与所述第一芯片(101)的表面和所述第二芯片(102)的表面固定，其中所述第一导电通孔(31)和所述第二导电通孔(32)通过所述第一再布线层(21)导通，所述第一导电通孔(31)和所述第二导电通孔(32)错开设置。所述多芯片堆叠封装及制作方法用于芯片的制造。
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公开(公告)号：CN115136300A
公开(公告)日：2022-09-30
申请号：CN202080096746.0
申请日：2020-03-16
Applicant: 华为技术有限公司
IPC: H01L23/367
Abstract: 一种电子设备、芯片封装结构及其制作方法；其中，芯片封装结构包括第一芯片(10)、转接板(20)以及位于第一芯片(10)和转接板(20)之间的至少一个电连接件(30)，电连接件(30)的两端分别与第一芯片(10)和转接板(20)电连接；还包括：位于第一芯片(10)和转接板(20)之间且围设在电连接件(30)外周的高导热介质(40)，高导热介质(40)的一端与第一芯片(10)接触，以实现对第一芯片(10)以及电连接件(30)的有效散热，从而可提高芯片封装结构的集成度，高导热介质(40)与电连接件(30)之间设置绝缘层(50)，绝缘层(50)用于将高导热介质(40)与所述电连接件(30)隔开，以避免电连接件(30)上的电流扩散至高导热介质(40)上而造成漏电的情况，从而不仅确保了第一芯片(10)与转接板(30)之间的导通稳定性，而且不会对芯片封装结构外部的元器件造成电信号的干扰。
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公开(公告)号：CN115066746A
公开(公告)日：2022-09-16
申请号：CN202080096220.2
申请日：2020-02-12
Applicant: 华为技术有限公司
IPC: H01L23/31 , H01L23/36 , H01L23/373 , H01L23/488
Abstract: 提供一种封装结构(20)及其制备方法和电子设备(100)。所述封装结构(20)包括第一重布线层(21)和第一芯片(22)，所述第一重布线层(21)包括第一金属线路(212)和与所述第一金属线路(212)连接的第一导热件(213)，所述第一导热件(213)至少部分露出所述第一重布线层(21)的顶面(214)，所述第一芯片(22)的背面一侧设于所述顶面(214)，并与所述第一导热件(213)连接。提供的所述封装结构(20)具有很好的散热效果。
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公开(公告)号：CN111243972B
公开(公告)日：2022-06-10
申请号：CN202010113428.2
申请日：2020-02-24
IPC: H01L21/603
Abstract: 一种多步协同表面活化低温混合键合方法，属于晶圆键合及三维封装领域，该方法能够同时键合Cu‑Cu、SiO2‑SiO2以及Cu‑SiO2，所述方法具体步骤如下：一、将含有Cu电极和SiO2绝缘层图案的混合键合样品在室温下浸泡于甲酸溶液中，取出后在去离子水中进行超声清洗；二、采用等离子体对清洗后的样品进行表面活化；三、将等离子体活化后的样品对准后进行热压键合；四、对键合后样品进行保温，最终获得Cu/SiO2混合键合样品对。本发明操作便捷，成本低廉，低温200°C条件下实现了牢固的键合界面。大幅减小因热膨胀、热失配和热扩散而带来的一系列问题，避免损坏温度敏感器件，相比目前已知的其他混合键合方法具有明显优势，适用于下一代高性能芯片三维高密度异质集成。
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公开(公告)号：CN111243972A
公开(公告)日：2020-06-05
申请号：CN202010113428.2
申请日：2020-02-24
IPC: H01L21/603
Abstract: 一种多步协同表面活化低温混合键合方法，属于晶圆键合及三维封装领域，该方法能够同时键合Cu-Cu、SiO2-SiO2以及Cu-SiO2，所述方法具体步骤如下：一、将含有Cu电极和SiO2绝缘层图案的混合键合样品在室温下浸泡于甲酸溶液中，取出后在去离子水中进行超声清洗；二、采用等离子体对清洗后的样品进行表面活化；三、将等离子体活化后的样品对准后进行热压键合；四、对键合后样品进行保温，最终获得Cu/SiO2混合键合样品对。本发明操作便捷，成本低廉，低温200°C条件下实现了牢固的键合界面。大幅减小因热膨胀、热失配和热扩散而带来的一系列问题，避免损坏温度敏感器件，相比目前已知的其他混合键合方法具有明显优势，适用于下一代高性能芯片三维高密度异质集成。
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