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公开(公告)号：CN109448770B
公开(公告)日：2021-02-05
申请号：CN201811107853.X
申请日：2018-09-21
Applicant: 华中科技大学
IPC: G11C13/00
Abstract: 本发明公开了一种交叉开关结构阻变存储器的优化方法，属于计算机存储技术领域。本发明方法在每个crossbar阵列的四端都设计电压源，在字线和位线上同时缓解电压下降问题，同时将阵列划分为快、中、慢三种类型的块，将热数据映射到快块，将温数据映射到中块，将冷数据映射到慢块，同时也探索块类型、RESET延迟以及选定字线上低阻单元所占比例范围之间的关系，将最合适的RESET延迟暴露给内存控制器调用，动态加速RESET操作，并且设计电路与体系结构相结合的方案来解决读写干扰问题，由此优化ReRAM的性能和可靠性。
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公开(公告)号：CN113190474B
公开(公告)日：2022-07-12
申请号：CN202110484855.6
申请日：2021-04-30
Applicant: 华中科技大学
IPC: G06F12/0877
Abstract: 本发明公开了一种提升STT‑MRAM近似缓存能效的方法及系统，属于计算机存储技术领域。本发明包括近似编码方法，具体为，依次判断缓存行中各写入元素是否近似，将相邻且近似的元素编入同一近似元素组，依次输出各近似元素组的近似编码；所述近似编码包括近似元素组的基准值和近似元素组中各元素的近似标记位；所述基准值为一个近似元素组中最大元素与最小元素几何平均值；所述近似标记位用于标记元素的位置和近似信息，便于后续译码操作；上述编码方案可以大大减少数据写入量。此外，本发明提出了针对基准值的近似写方法，进一步减少对数据的写操作，从而大大提升近似计算应用的能效。
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公开(公告)号：CN108665926B
公开(公告)日：2021-08-03
申请号：CN201810400771.8
申请日：2018-04-28
Applicant: 华中科技大学
IPC: G11C13/00
Abstract: 本发明公开了一种交叉开关结构的阻变存储器写干扰优化方法，属于计算机存储领域。本发明基于两端写驱动的高效ReRAM设计，通过对SET干扰和RESET干扰建模，分析出只有RESET干扰会造成数据翻转错误，以此来减小解决写干扰的开销；通过在ReRAM阵列内部设置待选定干扰参考单元，并实时探测选定干扰参考单元的阻值状态，条件性地触发刷新操作，从而确保所有的半选择单元都不会发生数据翻转错误，提升阵列可靠性；通过构建概率模型来显示制程变化对累积干扰的影响，并且根据概率模型得出的结果，合理地修改刷新触发条件，提前触发刷新，保证即使在制程变化的影响下，所有单元也不会因为写干扰而发生数据翻转错误，从而进一步提升ReRAM阵列的可靠性。
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公开(公告)号：CN113190474A
公开(公告)日：2021-07-30
申请号：CN202110484855.6
申请日：2021-04-30
Applicant: 华中科技大学
IPC: G06F12/0877
Abstract: 本发明公开了一种提升STT‑MRAM近似缓存能效的方法及系统，属于计算机存储技术领域。本发明包括近似编码方法，具体为，依次判断缓存行中各写入元素是否近似，将相邻且近似的元素编入同一近似元素组，依次输出各近似元素组的近似编码；所述近似编码包括近似元素组的基准值和近似元素组中各元素的近似标记位；所述基准值为一个近似元素组中最大元素与最小元素几何平均值；所述近似标记位用于标记元素的位置和近似信息，便于后续译码操作；上述编码方案可以大大减少数据写入量。此外，本发明提出了针对基准值的近似写方法，进一步减少对数据的写操作，从而大大提升近似计算应用的能效。
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公开(公告)号：CN109461811B
公开(公告)日：2020-02-21
申请号：CN201811059080.2
申请日：2018-09-12
Applicant: 华中科技大学
IPC: H01L45/00
Abstract: 本发明公开了一种CRS阻变存储器的混合可重配方法，属于信息存储技术领域。本发明属于信息存储技术领域。本发明方法包括：使CRS阻变存储器的交叉点阵列中，每条字线只包含一个MEM单元，或每条位线只包含一个MEM单元；采用直接映射法存储MEM单元的模式标志位，构建单元模式记录表；CRS阻变存储器采用1TnR结构；动态切换储存单元的工作模式，保证最常被访问的单元处于MEM模式。本发明方法结合CRS单元的两种工作模式，互补对方的缺点，在对操作系统透明的情况下，以较小的开销下做到阵列单元可重配。从而达到抑制存储阵列潜行电流、提升可靠性和降低能耗的同时，尽可能减少CRS单元的恢复写操作，以此获得更低的延时和更长的使用寿命。
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Patent Agency Ranking
公开(公告)号：CN116610604A
公开(公告)日：2023-08-18
申请号：CN202310463367.6
申请日：2023-04-26
Applicant: 华中科技大学
IPC: G06F13/16 , G06F12/0871 , G11C11/408 , G11C11/4094 , G11C7/10 , G11C11/409 , G11C7/12 , G11C8/08
Abstract: 本发明公开了一种顺从DDR内存访问时序的存内运算系统，属于内存储器与科学计算领域，包括：行级并行度驱动的时序终止机理，利用行非线性充电特性，以减小tRCD和tRP的尾延迟；以及行块交错、行列协同的向量矩阵乘法(vector‑matrix multiplication，VMM)访问机理，在不增加外围列ADC精度开销的情况下，减小tRAS并重叠CL时序参数，减小交叉点RAM内部核心延迟；提出的行访问和列访问协同优化的内存硬件设计能够以内存储器为中心的方式使能顺从DDR内存访问时序的VMM运算，以实现低延迟、高位宽的数据密集型科学计算(计算物理)负载的高效硬件执行。
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公开(公告)号：CN108665926A
公开(公告)日：2018-10-16
申请号：CN201810400771.8
申请日：2018-04-28
Applicant: 华中科技大学
IPC: G11C13/00
Abstract: 本发明公开了一种交叉开关结构的阻变存储器写干扰优化方法，属于计算机存储领域。本发明基于两端写驱动的高效ReRAM设计，通过对SET干扰和RESET干扰建模，分析出只有RESET干扰会造成数据翻转错误，以此来减小解决写干扰的开销；通过在ReRAM阵列内部设置待选定干扰参考单元，并实时探测选定干扰参考单元的阻值状态，条件性地触发刷新操作，从而确保所有的半选择单元都不会发生数据翻转错误，提升阵列可靠性；通过构建概率模型来显示制程变化对累积干扰的影响，并且根据概率模型得出的结果，合理地修改刷新触发条件，提前触发刷新，保证即使在制程变化的影响下，所有单元也不会因为写干扰而发生数据翻转错误，从而进一步提升ReRAM阵列的可靠性。
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公开(公告)号：CN108053852A
公开(公告)日：2018-05-18
申请号：CN201711069120.7
申请日：2017-11-03
Applicant: 华中科技大学
Abstract: 本发明公开了一种基于交叉点阵列的阻变存储器的写入方法，属于信息存储领域。本发明方法通过动态地选择最短的电压降路径来提升有效电压，降低写入延迟；通过一种区域划分方式来缩小各个区域内的写入延迟差异，以减小各个区域的写入延迟，同时保证了单元级并行度；通过一种编址与寻址方式来在物理地址和单元位置之间建立映射，使得写入延迟随着物理地址递增，有利于地址映射、内存分配与编译优化，并提供了一种并行寻址电路系统来加速寻址过程；通过一种特定的电压偏置模式来在既不同行也不同列的单元之间重叠SET和RESET过程，开发了交叉点阵列中的行级并行。本发明方法能够降低阻变存储器的写入延迟，提升写入带宽，减少写入能耗。
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公开(公告)号：CN118748031A
公开(公告)日：2024-10-08
申请号：CN202410814184.9
申请日：2024-06-24
Applicant: 华中科技大学
IPC: G11C13/00
Abstract: 本发明公开了位线‑存储结点解耦的位线感测放大器、存算一体内存储器微架构以及原位矩阵计算方法，属于存算一体领域，包括：提出了一种包括锁存器、均衡器和失衡器的感测放大器，实现ReRAM位线和存储结点的完全解耦，并基于该感测放大器提出一种级联反馈的位线感测架构，在单行周期时间内使能了预充电一次、读出多个比特的功能，进一步提出了以感测放大器为中心的跨级交错机制，用于连续的列VMM访问，通过利用相邻子阵列之间的开放位线拓扑布局，来提高底层硬件资源利用率。本发明提出的子阵列VMM感测机制和内存级并行化执行机制可以显著提高现代受限于内存的科学并行计算的整体模组性能和执行效率。
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公开(公告)号：CN117809721A
公开(公告)日：2024-04-02
申请号：CN202311790349.5
申请日：2023-12-22
Applicant: 华中科技大学
Abstract: 本发明公开了新兴非易失存算一体系统及其电压降影响补偿方法、电路，属于存算一体技术领域，方法包括：对于当前被激活的计算单元OUx，计算其左侧互连线电阻Rl以及其下侧互连线电阻Rd所引起的电压降对OUx中各列输出结果造成的误差ΔOj并进行补偿；对于OUx中的第q列，误差为#imgabs0#其中，阵列在逻辑上被划分为大小为a×b的计算单元；a和b分别表示计算单元包含的行数和列数；Oj和Oq分别表示计算单元OUx中第j列和第q列的输出结果，Gq表示计算单元OUx中第q列eNVM单元的电导之和，s表示输入数据中“1”的数量。补偿电路实现了补偿计算并进行了流水化。本发明能够计算不同位置OU所受到的电压降影响并进行补偿，提高计算准确度。
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