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公开(公告)号：CN107195321B
公开(公告)日：2020-05-19
申请号：CN201710337957.9
申请日：2017-05-15
Applicant: 华中科技大学
IPC: G11C13/00
Abstract: 本发明公开了一种交叉开关结构阻变式存储器性能优化方法，属于计算机存储器技术领域。本发明方法针对交叉开关结构的阻变式存储器，在存储体内部的每个阵列的位线两端都设计写驱动，上端的写驱动使能阵列上半部分的ReRAM单元，而下端的写驱动使能阵列下半部分的ReRAM单元，同时根据阵列内部不同行延迟不同的特性，将阵列进行快慢区域划分，将热数据映射到快区域，将冷数据映射到慢区域，快区域中确保写入的二进制“0”最少；在慢区域内确保写入的二进制“0”最多。本发明还实现了一种交叉开关结构阻变式存储器性能优化系统。本发明技术方案最大化地降低了ReRAM的访问延迟，提升了ReRAM阵列的可靠性。
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公开(公告)号：CN107195321A
公开(公告)日：2017-09-22
申请号：CN201710337957.9
申请日：2017-05-15
Applicant: 华中科技大学
IPC: G11C13/00
Abstract: 本发明公开了一种交叉开关结构阻变式存储器性能优化方法，属于计算机存储器技术领域。本发明方法针对交叉开关结构的阻变式存储器，在存储体内部的每个阵列的位线两端都设计写驱动，上端的写驱动使能阵列上半部分的ReRAM单元，而下端的写驱动使能阵列下半部分的ReRAM单元，同时根据阵列内部不同行延迟不同的特性，将阵列进行快慢区域划分，将热数据映射到快区域，将冷数据映射到慢区域，快区域中确保写入的二进制“0”最少；在慢区域内确保写入的二进制“0”最多。本发明还实现了一种交叉开关结构阻变式存储器性能优化系统。本发明技术方案最大化地降低了ReRAM的访问延迟，提升了ReRAM阵列的可靠性。
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公开(公告)号：CN108053852B
公开(公告)日：2020-05-19
申请号：CN201711069120.7
申请日：2017-11-03
Applicant: 华中科技大学
Abstract: 本发明公开了一种基于交叉点阵列的阻变存储器的写入方法，属于信息存储领域。本发明方法通过动态地选择最短的电压降路径来提升有效电压，降低写入延迟；通过一种区域划分方式来缩小各个区域内的写入延迟差异，以减小各个区域的写入延迟，同时保证了单元级并行度；通过一种编址与寻址方式来在物理地址和单元位置之间建立映射，使得写入延迟随着物理地址递增，有利于地址映射、内存分配与编译优化，并提供了一种并行寻址电路系统来加速寻址过程；通过一种特定的电压偏置模式来在既不同行也不同列的单元之间重叠SET和RESET过程，开发了交叉点阵列中的行级并行。本发明方法能够降低阻变存储器的写入延迟，提升写入带宽，减少写入能耗。
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公开(公告)号：CN108053852A
公开(公告)日：2018-05-18
申请号：CN201711069120.7
申请日：2017-11-03
Applicant: 华中科技大学
Abstract: 本发明公开了一种基于交叉点阵列的阻变存储器的写入方法，属于信息存储领域。本发明方法通过动态地选择最短的电压降路径来提升有效电压，降低写入延迟；通过一种区域划分方式来缩小各个区域内的写入延迟差异，以减小各个区域的写入延迟，同时保证了单元级并行度；通过一种编址与寻址方式来在物理地址和单元位置之间建立映射，使得写入延迟随着物理地址递增，有利于地址映射、内存分配与编译优化，并提供了一种并行寻址电路系统来加速寻址过程；通过一种特定的电压偏置模式来在既不同行也不同列的单元之间重叠SET和RESET过程，开发了交叉点阵列中的行级并行。本发明方法能够降低阻变存储器的写入延迟，提升写入带宽，减少写入能耗。
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