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公开(公告)号：CN120075106A
公开(公告)日：2025-05-30
申请号：CN202311610000.9
申请日：2023-11-29
Applicant: 北京振兴计量测试研究所
Abstract: 本发明涉及一种以太网PHY芯片的测试方法，属于以太网收发器测试技术领域，解决了现有以太网PHY芯片的测试方法的测试PATTERN的编写难度较大的问题。一种以太网PHY芯片的测试方法，包括以下步骤：ATE测试台控制待测PHY芯片的管脚与ATE测试台相连，向待测PHY芯片发出参数测试的测试数据，对待测PHY芯片进行参数测试；ATE测试台控制待测PHY芯片的管脚与FPGA相连，向FPGA发出以太网协议的功能测试的测试数据，FPGA控制测试数据在待测PHY芯片和对测PHY芯片之间通信，对待测PHY芯片进行以太网协议的功能测试。
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公开(公告)号：CN118860761A
公开(公告)日：2024-10-29
申请号：CN202310468212.1
申请日：2023-04-26
Applicant: 北京振兴计量测试研究所
Abstract: 本发明提供了一种基于应用验证平台的串行NORFLASH功能测试方法，该基于应用验证平台的串行NORFLASH功能测试方法包括：对用于串行NOR FLASH功能测试的应用验证平台进行分析，并确定所述应用验证平台的关键基础信息；对应用验证平台进行资源配置；确定拟对串行NORFLASH采取的功能测试算法；根据确定的功能测试算法，在应用验证平台上对串行NORFLASH进行功能测试。应用本发明的技术方案，能够提升现有技术中对串行NOR FLASH的功能检测覆盖率。
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公开(公告)号：CN118275871A
公开(公告)日：2024-07-02
申请号：CN202211709123.3
申请日：2022-12-29
Applicant: 北京振兴计量测试研究所 , 中国人民解放军96901部队
IPC: G01R31/317
Abstract: 本发明涉及一种Virtex‑7系列FPGA中关键功能模块的测试方法，属于FPGA测试技术领域，解决了现有Virtex‑7系列FPGA测试过程测试过程复杂、测试周期长的问题。该测试方法包括：ATE向待测FPGA发送一个功能模块的配置指令，控制待测FPGA在主SPI模式下载入该功能模块的可执行BIT流文件，并执行该功能模块的配置；在所述CLB功能模块和BRAM功能模块的可执行BIT流文件中进行级联配置；在所述DSP功能模块和PLL功能模块的可执行BIT流文件中进行片选配置；ATE向待测FPGA发送该功能模块的测试指令，控制待测FPGA执行该功能模块的测试，并输出该功能模块的测试观测信号；ATE基于采集到的该功能模块的测试观测信号判断该功能模块是否测试通过。
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公开(公告)号：CN118276959A
公开(公告)日：2024-07-02
申请号：CN202211710660.X
申请日：2022-12-29
Applicant: 北京振兴计量测试研究所 , 中国人民解放军96901部队
IPC: G06F9/445
Abstract: 本发明涉及一种Virtex‑7系列FPGA的测试系统，属于FPGA测试技术领域，解决了现有FPGA测试系统无法适用于超大规模FPGA的问题。该测试系统包括：配置FLASH，用于固化存储适配于待测FPGA的功能模块的配置程序；配置程序包括前置BIT流文件、以及每一功能模块的可执行BIT流文件；上电后，待测FPGA从配置FLASH中载入前置BIT流文件并进行前置配置；ATE测试系统，包括：指令存储模块，用于存储每一功能模块的配置指令和测试指令；配置和测试控制模块，用于向待测FPGA发送各功能模块的配置指令和测试指令，以便待测FPGA载入相应功能模块的可执行BIT流文件、并执行相应配置和测试过程，测试结束后输出测试观测信号；测试判断模块，用于基于测试观测信号判断该功能模块是否测试通过。
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公开(公告)号：CN112530508B
公开(公告)日：2023-10-20
申请号：CN201910873960.1
申请日：2019-09-17
Applicant: 北京振兴计量测试研究所
Abstract: 本发明公开了一种NAND FLASH存储器并行测试及坏块回写方法，该方法包括：读取多个存储器ID并将存储器ID与预设ID进行比较，判断每个存储器是否初步合格；判断初步合格的存储器中每一个LUN的第0块是否为非坏块；分别确定每一个存储器中每一个LUN的初始坏块数量；判断每一个第0块为非坏块的存储器是否为空片；识别出测试过程中新产生的坏块，分别确定为空片的存储器中每一个逻辑单元的新产生的坏块数量并按照预定规则对新产生的坏块进行回写；基于每一个LUN的初始坏块数量和新产生的坏块数量判断对应存储器是否合格。本发明的方法能够实现多个NAND FLASH存储器的并行测试，能够有效识别出坏块并进行回写，提升了测试效率，同时对预设的原有标志位进行了保护。
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Patent Agency Ranking
公开(公告)号：CN120075105A
公开(公告)日：2025-05-30
申请号：CN202311609998.0
申请日：2023-11-29
Applicant: 北京振兴计量测试研究所
Abstract: 本发明涉及一种以太网PHY芯片的功能测试方法，属于以太网收发器测试技术领域，解决了现有以太网PHY芯片的测试方法的测试PATTERN的编写难度较大的问题。该方法包括：ATE测试台根据功能测试顺序依次执行各项以太网协议的功能测试；采用如下方式执行每一项以太网协议的功能测试：ATE测试台发出测试数据和测试指令；FPGA基于测试指令控制测试数据在待测PHY芯片和对测PHY芯片之间通信，配合ATE测试台完成待测PHY芯片的相应以太网协议的功能测试；若相应以太网协议的功能测试通过，则跳转到执行下一项以太网协议的功能测试，直至完成所有以太网协议的功能测试，待测以太网PHY芯片的功能测试通过。
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公开(公告)号：CN115933579A
公开(公告)日：2023-04-07
申请号：CN202110960315.0
申请日：2021-08-20
Applicant: 北京振兴计量测试研究所
IPC: G05B23/02
Abstract: 本发明涉及一种基于ATE的DSP芯片测试系统，属于电子元器件检测技术领域，解决了现有测试系统无法满足高性能DSP测试需求的问题。测试系统包括：配置程序编写模块，用于编写适配待测DSP芯片的测试项目的DSP配置程序；DSP配置程序包括与每一测试项目对应的测试配置子程序；所述DSP配置程序用于对待测DSP芯片进行上电配置；ATE测试设备，包括：指令存储模块，用于存储每一测试项目对应的GPIO测试交互指令；测试控制模块，用于将测试项目对应的GPIO测试交互指令发送至待测DSP芯片，以便待测DSP芯片基于接收到的GPIO测试交互指令，运行所述测试项目对应的测试配置子程序，并输出测试观测信号；测试分析模块，用于基于测试观测信号判断测试项目是否测试通过。
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公开(公告)号：CN114694741A
公开(公告)日：2022-07-01
申请号：CN202011621286.7
申请日：2020-12-30
Applicant: 北京振兴计量测试研究所
IPC: G11C29/56
Abstract: 本发明提供一种并行测试装置和设计方法，包括待测芯片、测试机台、测试板和测试软件单元，所述的待测芯片有n个，并行安装在所述测试板上，所述测试板上设置有n个待测芯片安装位置，保证每个测试芯片的管脚与测试通道连接，从而实现每个测试芯片的管脚与所述的测试机台连接；所述的测试机台为测试芯片提供测试的电信号、数据的传输和测试软件单元安装的载体；所述的测试软件单元提供每个待测芯片的测试流程，并判断每个测试芯片的状态。本发明能够解决现有芯片检测耗时久、测试设备资源使用率不高等技术问题。
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公开(公告)号：CN108205106A
公开(公告)日：2018-06-26
申请号：CN201611170738.8
申请日：2016-12-16
Applicant: 北京振兴计量测试研究所
IPC: G01R31/3185
Abstract: 本发明提供一种用于FPGA测试的实时配置方法，包括：步骤S101，建立FPGA与测试系统的电连接；步骤S102，将USB‑Blaster与测试系统进行连接，并将FPGA的JTAG接口与所述USB‑Blaster进行连接；步骤S103，调用配置子程序，选择USB‑Blaster下载配置文件；步骤S104，查找相应配置文件，启动配置操作；步骤S105，进行测试操作，测试完成后判断是否还有待测资源，如果有，则执行步骤S103。
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公开(公告)号：CN112241388B
公开(公告)日：2024-11-12
申请号：CN201910646937.9
申请日：2019-07-17
Applicant: 北京振兴计量测试研究所
IPC: G06F15/78 , G06F11/22 , G01R31/3185
Abstract: 本发明涉及电子元器件检测技术领域，公开了一种基于FLASH和继电器的FPGA配置测试系统及方法。该系统包括：配置测试板；FLASH芯片，设置在所述配置测试板上，用于在测试过程中向FPGA芯片装载对应的配置文件；继电器，设置在所述配置测试板上与所述FLASH芯片连接，用于根据接收的配置指令执行切换操作来控制所述FLASH芯片的配置文件的装载；测试装置，用于对装载有配置文件的FPGA芯片进行测试。由此，可以通过继电器的切换控制配置FLASH芯片的数据装载，实现FPGA测试的多重实时配置。
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