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公开(公告)号：CN113871471B
公开(公告)日：2024-02-27
申请号：CN202111042709.4
申请日：2021-09-07
Applicant: 北京大学
IPC: H01L29/772 , H01L29/423 , H01L29/10 , H01L29/06 , H01L21/335 , G06N3/063
Abstract: 本发明公开了一种离子栅双模树突器件及其在神经网络加速器中的应用，首次提出利用离子栅介质的有机离子漂移过程受控于栅电压幅值与脉宽的特性制备双模树突器件，通过对离子栅器件的栅极输入不同模式的电压信号，使器件具备类似于生物树突的超线性或亚线性两种不同响应模式，从而令人工树突器件具备多模式的非线性信号整合能力。同一个器件对电压脉冲输入具有超线性和亚线性两种整合模式，使得单一器件能够完成复杂的仿生功能，简化了电路设计复杂度；树突的非线性信号整合功能增强了单层神经网络的信号处理能力，使多层神经网络运算简化为单层神经网络运算，降低了神经网络加速器对面积、延时、功耗的需求；器件结构简单，易于集成。
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公开(公告)号：CN114783486A
公开(公告)日：2022-07-22
申请号：CN202210702639.9
申请日：2022-06-21
Applicant: 北京大学
Abstract: 本发明公开一种基于1T2R阻变存储器阵列的存内计算加速器及其应用，属于计算技术领域。本发明通过将1 bit有符号权重存储在同一列的两个1T2R阻变存储器单元构成的电压差分对中，使得1T2R阻变存储器阵列能在同一列内完成有符号权重与输入信号的乘累加操作，无需额外减法运算；通过对1T2R阻变存储器阵列进行全并行电压输入、电压输出操作，避免电流在输出信号线上累加，提高计算并行度，通过采用小尺寸晶体管进行电压域外围电路设计，将1T2R阻变存储器阵列的模拟输出电压转换为数字信号，提升电路的面积效率与能量效率。本发明基于1T2R阻变存储器阵列结构同时用于存储和电压域存内计算，在功能、结构方面具有显著优势。
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Patent Agency Ranking
公开(公告)号：CN118609628A
公开(公告)日：2024-09-06
申请号：CN202410781014.5
申请日：2024-06-18
Applicant: 北京大学
IPC: G11C13/00 , G06N3/0499
Abstract: 本发明公开了一种基于忆阻器的大模型存算一体加速方法及其适配的数据流处理方法，该方法将大模型内的庞大参数量，以分布式的方式卸载到忆阻器存算一体架构上，该架构将存储分为多个层次，存算一体模块、计算核心、单片和忆阻器阵列级别，以使用相同的架构承载不同的网络结构。在这一架构的基础上，本发明对以GPT‑3为例的大模型进行算子拆解，并设计数据流最大化并行利用硬件资源，达到大模型加速的效果。本发明公开了上述架构和数据流设计，填补了当前大模型硬件加速在基于忆阻器的存算一体系统上的架构空白和数据流空白，促进存算一体技术和大模型技术的进一步发展。
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公开(公告)号：CN113871471A
公开(公告)日：2021-12-31
申请号：CN202111042709.4
申请日：2021-09-07
Applicant: 北京大学
IPC: H01L29/772 , H01L29/423 , H01L29/10 , H01L29/06 , H01L21/335 , G06N3/063
Abstract: 本发明公开了一种离子栅双模树突器件及其在神经网络加速器中的应用，首次提出利用离子栅介质的有机离子漂移过程受控于栅电压幅值与脉宽的特性制备双模树突器件，通过对离子栅器件的栅极输入不同模式的电压信号，使器件具备类似于生物树突的超线性或亚线性两种不同响应模式，从而令人工树突器件具备多模式的非线性信号整合能力。同一个器件对电压脉冲输入具有超线性和亚线性两种整合模式，使得单一器件能够完成复杂的仿生功能，简化了电路设计复杂度；树突的非线性信号整合功能增强了单层神经网络的信号处理能力，使多层神经网络运算简化为单层神经网络运算，降低了神经网络加速器对面积、延时、功耗的需求；器件结构简单，易于集成。
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公开(公告)号：CN111275177B
公开(公告)日：2022-10-21
申请号：CN202010045509.3
申请日：2020-01-16
Applicant: 北京大学
Abstract: 本发明公开了一种全忆阻器神经网络及其制备方法和应用。所述的全忆阻器神经网络通过底电极、第一功能层和中间电极形成忆阻突触器件，之后再覆盖第二功能层，在第二功能层上覆盖顶电极形成忆阻神经元器件，从而构建成全忆阻器神经网络。通过改变突触器件的权重，全忆阻器神经网络可以实现模式识别和监督学习等功能。所发明的全忆阻器神经网络具有高的集成度和可微缩性，并且与传统硅基CMOS工艺兼容，适合大规模生产，对于未来最终实现大规模类脑计算硬件具有重要的意义。
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公开(公告)号：CN114783486B
公开(公告)日：2022-08-26
申请号：CN202210702639.9
申请日：2022-06-21
Applicant: 北京大学
Abstract: 本发明公开一种基于1T2R阻变存储器阵列的存内计算加速器及其应用，属于计算技术领域。本发明通过将1 bit有符号权重存储在同一列的两个1T2R阻变存储器单元构成的电压差分对中，使得1T2R阻变存储器阵列能在同一列内完成有符号权重与输入信号的乘累加操作，无需额外减法运算；通过对1T2R阻变存储器阵列进行全并行电压输入、电压输出操作，避免电流在输出信号线上累加，提高计算并行度，通过采用小尺寸晶体管进行电压域外围电路设计，将1T2R阻变存储器阵列的模拟输出电压转换为数字信号，提升电路的面积效率与能量效率。本发明基于1T2R阻变存储器阵列结构同时用于存储和电压域存内计算，在功能、结构方面具有显著优势。
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公开(公告)号：CN111275177A
公开(公告)日：2020-06-12
申请号：CN202010045509.3
申请日：2020-01-16
Applicant: 北京大学
Abstract: 本发明公开了一种全忆阻器神经网络及其制备方法和应用。所述的全忆阻器神经网络通过底电极、第一功能层和中间电极形成忆阻突触器件，之后再覆盖第二功能层，在第二功能层上覆盖顶电极形成忆阻神经元器件，从而构建成全忆阻器神经网络。通过改变突触器件的权重，全忆阻器神经网络可以实现模式识别和监督学习等功能。所发明的全忆阻器神经网络具有高的集成度和可微缩性，并且与传统硅基CMOS工艺兼容，适合大规模生产，对于未来最终实现大规模类脑计算硬件具有重要的意义。
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