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公开(公告)号：CN118035171A
公开(公告)日：2024-05-14
申请号：CN202410253965.5
申请日：2024-03-06
Applicant: 北京大学
IPC: G06F15/78 , G11C11/412 , G06F7/58
Abstract: 本发明公开一种高效马尔可夫链蒙特卡洛采样电路，属于新型计算技术领域。本发明将MCMC采样部署到了基于互补场效应晶体管的SRAM阵列内部及其外围电路，直接实现芯片层面的高效MCMC采样，采用本发明还可以实现均匀随机数产生，能够产生在0到1之间均匀分布的8比特随机数样本。本发明具有精度可拓展和高并行度的特性，能够满足使用者不同的采样需求。
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公开(公告)号：CN117669641A
公开(公告)日：2024-03-08
申请号：CN202311645408.X
申请日：2023-12-04
Applicant: 北京大学
Abstract: 本发明公开了一种认知架构处理器及运行方法，属于认知架构硬件加速领域。本发明针对软件认知架构存在的无法进行并行计算、算力不能满足全部需求、算力和成本难以兼顾等问题，通过硬件实现了一种认知架构处理器，该处理器包括状态控制模块、初始化模块、工作记忆存储器、工作记忆缓冲区、程序性记忆存储器、接口控制器、决策模块、输入模块和输出模块。采用本发明可以提高认知架构处理数据、进行推理的速度，使其具有更高的实时响应能力。
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公开(公告)号：CN117014016A
公开(公告)日：2023-11-07
申请号：CN202311037278.1
申请日：2023-08-17
Applicant: 北京大学
Abstract: 本发明公开了一种面向存算一体系统的有限域纠错编解码方法及系统，同时适用于模拟存内计算中部分和累加后的纠错任务，以及常规存储器读数据的纠错任务。本发明利用非二进制的q阶有限域运算处理输入码字，使用预处理好的生成矩阵得到同属于该有限域的编码结果并实现纠错码的生成，并在输出端进行还原，从而降低了存内计算结果的误码率，提高了其可靠性。基于该编解码方法，本发明公开了相应的解码电路系统设计，分为校验节点与变量节点两部分，二者间的连接由校验矩阵定义，并采用基于有限域的置信度传播。经过校验节点与变量节点间的多次置信度传播迭代，纠错结果将实现收敛并得到最终解码结果。
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公开(公告)号：CN119066022A
公开(公告)日：2024-12-03
申请号：CN202311003545.3
申请日：2023-08-09
IPC: G06F15/78
Abstract: 一种存算一体系统、存算功能单元以及设备，本申请实中，存储一体系统包括存算功能单元、以及处理器，存算功能单元内嵌在处理器中，存算功能单元与处理器通过非总线的线路连接。处理器控制存算功能单元获取第一计算数据，向存算功能单元发送第一控制信号，第一控制信号用于指示存算功能单元对第一计算数据进行数据计算。存算功能单元接收第一控制信号，根据第一控制信号对第一计算数据进行数据计算，生成第二计算数据。存算功能单元位于处理器内部，通过非总线的线路连接，存算功能单元与处理器之间一次交互的数据量不再受限，使得存算功能单元在处理器的控制下实现数据计算，减轻处理器的计算压力，提升处理器的处理效率。
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公开(公告)号：CN118038936A
公开(公告)日：2024-05-14
申请号：CN202410253967.4
申请日：2024-03-06
Applicant: 北京大学
IPC: G11C11/416
Abstract: 本发明公开一种面向三维集成静态随机存取存储器阵列内部复制电路及方法，属于新型计算技术领域。本发明SRAM阵列和阵列外围的复制电路均由互补场效应晶体管组成，实现了SRAM阵列内不同SRAM单元之间的存储值复制。采用本发明可以极大地减少SRAM阵列和外围电路之间的数据交换，从而极大地降低存内计算的能耗，提高计算效率。
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Patent Agency Ranking
公开(公告)号：CN114783486A
公开(公告)日：2022-07-22
申请号：CN202210702639.9
申请日：2022-06-21
Applicant: 北京大学
Abstract: 本发明公开一种基于1T2R阻变存储器阵列的存内计算加速器及其应用，属于计算技术领域。本发明通过将1 bit有符号权重存储在同一列的两个1T2R阻变存储器单元构成的电压差分对中，使得1T2R阻变存储器阵列能在同一列内完成有符号权重与输入信号的乘累加操作，无需额外减法运算；通过对1T2R阻变存储器阵列进行全并行电压输入、电压输出操作，避免电流在输出信号线上累加，提高计算并行度，通过采用小尺寸晶体管进行电压域外围电路设计，将1T2R阻变存储器阵列的模拟输出电压转换为数字信号，提升电路的面积效率与能量效率。本发明基于1T2R阻变存储器阵列结构同时用于存储和电压域存内计算，在功能、结构方面具有显著优势。
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公开(公告)号：CN119067185A
公开(公告)日：2024-12-03
申请号：CN202411097118.0
申请日：2024-08-12
Applicant: 北京大学
Abstract: 本发明一种高效的强化学习的训练加速系统及方法，属于强化学习的加速领域。本发明一种强化学习的训练加速系统包括在CPU上的软件系统和在FPGA上的硬件系统；在该系统上实现的强化学习的训练加速方法，完成并行m个环境的强化学习训练过程中一个计算步step的计算包括：CPU端数据预处理，CPU端发送数据给FPGA，FPGA端对收到的数据进行缓存，FPGA端做环境的并行计算和计算结果缓存，CPU端从FPGA端读取计算结果数据，CPU端解包结果数据用于更新训练模型；该方法运用本地存储技术，流水线技术和时分复用技术使，提升了运算速度，实现了强化学习环境更新的硬件加速；采用模块化和参数化设计，通用性强；通过加速强化学习的环境更新这部分，最终加速了强化学习的训练过程。
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公开(公告)号：CN117933417A
公开(公告)日：2024-04-26
申请号：CN202410024035.2
申请日：2024-01-08
Applicant: 北京大学
Abstract: 本发明涉及一种基于强化学习的数据处理系统及方法，包括：模型构建模块，用于针对待处理数据进行强化学习建模，确定动作空间及其价值函数、策略类型；强化学习决策模块，用于获取强化学习模型中的各个动作及其对应的价值、策略类型以及预设精度要求，并利用硬件电路实现快速决策；输出模块，用于将决策结果输出，得到待处理数据的处理结果。本发明通过硬件实现随机策略选择，能够在硬件中并行进行保留精确度，利用率和探索度的策略选择，提升了运算速度，因此，本发明可以广泛应用于数据处理领域。
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公开(公告)号：CN119007775A
公开(公告)日：2024-11-22
申请号：CN202411006856.X
申请日：2024-07-25
Applicant: 北京大学
Abstract: 本发明公开了一种基于1T2R忆阻器阵列的动态图处理方法，属于存内计算和图计算技术领域。本发明在由1T2R单元组成的忆阻器阵列上存储图的邻接矩阵，将节点的状态存储于(i，i)位置的1T2R单元中，边的信息存储于(i，j)位置的1T2R单元，代表节点i到节点j之间的连接关系；将对图的节点和边的操作映射为对1T2R忆阻器阵列中相应单元的操作，高效地进行动态图存储与动态图处理。本发明通过阵列操作方式，有效降低了动态图处理过程的时间复杂度，可以在O(1)时间复杂度下实现节点增加、节点删除、边增加、边删除，有效提升了动态图处理的计算速度，并在动态图数据的存储上实现更高的存储密度。
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公开(公告)号：CN118761447A
公开(公告)日：2024-10-11
申请号：CN202410892355.X
申请日：2024-07-04
Applicant: 北京大学
Abstract: 本发明公开了一种物理不可克隆存内计算电路及其操作方法，以实现在存算一体系统中对神经网络知识产权进行保护。本发明通过利用忆阻器本身的物理不可克隆特性来重排原有数据的存储方式，构建了物理不可克隆编程、读出与存内计算操作，可以使得存内计算模块中的数据在工作过程中得到保护。本发明的物理不可克隆存内计算电路中的基于1T1R单元结构的存内计算阵列可以不受影响地进行读操作与存内计算操作；解码模块完全由组合逻辑构成，其计算不占用额外时钟周期。通过构建本发明的物理不可克隆存内计算电路，可以有效防止存储于忆阻器阵列中的数据被未授权读取，从而保护存算一体芯片中的神经网络知识产权。
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