一种分组密码的协处理器装置和非线性变换方法

    公开(公告)号:CN108092760A

    公开(公告)日:2018-05-29

    申请号:CN201611026082.2

    申请日:2016-11-22

    CPC classification number: H04L9/0631 H04L9/0618

    Abstract: 本发明提供一种分组密码的协处理器装置和非线性变换方法。其中,所述协处理器装置包括配置单元、控制单元、SBOX-RAM、寄存器单元和线性变换单元,配置单元外接总线,相互连接控制单元,控制单元相互连接SBOX-RAM、寄存器单元和线性变换单元。本发明采用上述结构统一的协处理器装置,并基于非线性SBOX盒运算及其他的位置交换等线性运算,利用该协处理器装置配合软件配置或硬件配置,能够顺利实现DES/AES/SM1/SSF33/SM4的加解密算法,而且该协处理器装置的每一个单元既可软件实现,也可硬件实现,能够利用同一组寄存器完成配置及计算,极大地节省了芯片面积;并且,该协处理器装置综合利用软件及硬件安全措施,能够提高算法的安全防护。

    一种防止被加数侧信道信息泄露的安全处理装置及方法

    公开(公告)号:CN106897628A

    公开(公告)日:2017-06-27

    申请号:CN201510949994.6

    申请日:2015-12-18

    CPC classification number: G06F21/602

    Abstract: 本发明涉及一种防止被加数侧信道信息泄露的安全装置或者芯片以及安全处理方法;该安全装置包括寄存器、改进型加法器、改进型单比特全加器、改进型半加器和乘法器;其中,所述改进型加法器由32个改进型单比特全加器组成;在一具体实施例中,所述改进型半加器的实现电路中,将计算本位结果的运算分解为若干个异或操作,先将掩码与加数进行异或运算,得到的结果再与经过掩码的被加数进行异或运算;本发明使用改进的加法器电路及其安全处理方法,用硬件电路实现从异或运算到加法运算的迁移,使得安全处理效率大大提高。

Patent Agency Ranking