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公开(公告)号：CN105550074B
公开(公告)日：2018-06-19
申请号：CN201510896398.6
申请日：2015-12-08
Applicant: 中国计量大学
Abstract: 本发明提供了一种航天计算机，它包括实现系统维护功能的一颗反熔丝FPGA、一颗商用SOC和三颗DSP。本发明在反熔丝FPGA上不仅监控各硬件单元模块的状态，还监控运行在个硬件单元模块上各项逻辑功能的状态，进而再此基础上在必要时对计算机进行动态加载，以保证系统灵活、可靠、不间断地运行；本发明采用的商用SOC器件内部包含了用作中心控制处理器的ARM双核处理器和用作处算术逻辑运算加速的大容量可编程逻辑（PL），在保证了系统的高集成度的同时，还通过ARM双核处理器的两个核心实现了中心控制处理器的双机备份、通过在可编程逻辑设计内部数据互联和外部接口实现了数据通道和接口的硬件备份、并通过分别设计DSP接口实现了DSP接口的三模冗余表决机制；采用本发明，可以实现高集成度、高可靠性、高性能、小型化、且灵活配置的航天计算机。
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公开(公告)号：CN108055045A
公开(公告)日：2018-05-18
申请号：CN201810055423.1
申请日：2018-01-19
Applicant: 中国计量大学
IPC: H03M13/11
Abstract: 本发明公开了一种归一化因子实时更新的LDPC码译码器结构。包括归一化因子计算模块和译码模块。归一化因子计算模块由BP算法校验消息计算单元、MS算法校验消息计算单元以及归一化因子计算单元组成。译码模块由归一化因子存储单元、校验节点消息处理单元、变量节点消息处理单元以及存储单元组成。本发明采用的归一化因子计算模块，可以计算出每一次迭代时的归一化因子，并将其存储于译码模块中的归一化因子存储单元中，并在每一次迭代时，将与迭代次数对应的归一化因子送入校验节点消息处理单元中，进行消息更新，从而可以使整个译码器的译码性能更好。本发明提供的一种新型的LDPC码译码器结构，有效地解决现有归一化因子固定的LDPC码译码器在某些情况下，译码性能达不到通信要求的问题。
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公开(公告)号：CN106301390A
公开(公告)日：2017-01-04
申请号：CN201610663832.0
申请日：2016-08-11
Applicant: 中国计量大学
CPC classification number: H03M13/1108 , H03M13/2966
Abstract: 本发明公开了一种LDPC/Turbo码双模译码器，包括输入缓存、解复接单元、后验信息存储单元、数据重组交织网络、SISO阵列、外信息存储单元、下次迭代单元、硬判决输出单元和控制单元。SISO阵列由12个SISO译码单元构成，SISO译码单元是双模译码器的主要计算单元，它是基于可配置双模计算单元进行设计的。LDPC码和Turbo码的码长差距较大，若只是按照码长最大化进行设计必定会造成资源浪费，所以后验信息存储单元和外信息存储单元采用存储单元拼接的方式来解决这一问题。本发明能够实现LDPC和Turbo码的双模译码，并且实现了计算单元和存储单元两方面的资源共享。
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Patent Agency Ranking
公开(公告)号：CN112422135B
公开(公告)日：2024-04-16
申请号：CN202011354855.6
申请日：2020-11-27
Applicant: 中国计量大学
IPC: H03M13/11
Abstract: 本发明提出了一种基于子矩阵校验的SCAN‑BF提前翻转译码器，由分段子矩阵校验模块、构建翻转信息位集合模块和提前比特翻转模块组成。实验采用5G协议信道排序矩阵。SCAN‑BF译码首先统计出错概率较高的ε个信息位构建错误集合ξ，再通过分段子矩阵校验提前判断本次译码是否失败。当第m段子因子图的子矩阵校验失败时，从子因子图译码序列中选T个LLR值较小且位于集合ξ中的信息位，得到待翻转索引集合#imgabs0#依次进行单比特翻转。实验仿真表明当N＝256，翻转次数T＝32时，SCAN‑BF译码器相比于SCAN译码器有0.6dB的增益。本发明能够根据子矩阵校验、统计错误集合及LLR较小值方法迅速定位错误比特，提前判断本次译码是否失败，从而终止译码，降低了译码时延。
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公开(公告)号：CN112422135A
公开(公告)日：2021-02-26
申请号：CN202011354855.6
申请日：2020-11-27
Applicant: 中国计量大学
IPC: H03M13/11
Abstract: 本发明提出了一种基于子矩阵校验的SCAN‑BF提前翻转译码器，由分段子矩阵校验模块、构建翻转信息位集合模块和提前比特翻转模块组成。实验采用5G协议信道排序矩阵。SCAN‑BF译码首先统计出错概率较高的ε个信息位构建错误集合ξ，再通过分段子矩阵校验提前判断本次译码是否失败。当第m段子因子图的子矩阵校验失败时，从子因子图译码序列中选T个LLR值较小且位于集合ξ中的信息位，得到待翻转索引集合 依次进行单比特翻转。实验仿真表明当N＝256，翻转次数T＝32时，SCAN‑BF译码器相比于SCAN译码器有0.6dB的增益。本发明能够根据子矩阵校验、统计错误集合及LLR较小值方法迅速定位错误比特，提前判断本次译码是否失败，从而终止译码，降低了译码时延。
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公开(公告)号：CN109450455A
公开(公告)日：2019-03-08
申请号：CN201811260882.X
申请日：2018-10-26
Applicant: 中国计量大学
CPC classification number: H03M13/13 , H04L1/0045 , H04L1/0052 , H04L1/0057
Abstract: 本发明涉及一种提升极化码RLSC算法译码性能的信息位位置选取方法，本发明包括以下步骤：通过对高斯逼近法得出的信息位位置序列进行特定位置的冻结位以及信息位进行调整互换，使得序列中呈FFFDFDDD分布的节点组不再出现，从而消除RLSC算法译码过程中对此类节点组的近似计算所带来的性能损失，最高可达到0.4dB左右的性能增益。
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公开(公告)号：CN108055044A
公开(公告)日：2018-05-18
申请号：CN201810055193.9
申请日：2018-01-19
Applicant: 中国计量大学
Abstract: 本发明提供了基于LDPC和极化码的级联系统的设计，涉及信号编译码系统领域，更少的硬件需求达到更好的译码效果，是一种优秀的可靠的完整的信息编译码系统，本发明级联系统包括编码模块、信号发送模块、信号接收模块以及译码模块。编码模块包括极化码编码器、补位器和LDPC编码器。译码模块包括LDPC译码器、选择器和极化码译码器，迭代次数由仿真得到。外码设为极化码，内码设为LDPC码的设计优化了LDPC码编码的短环问题，因此这两个优秀的码级联，可以省略编码时的交织以及译码时的解交织。级联码译码时，两个码均采用BP译码，译码模块周期性内部传输译码软信息，达到迭代次数后停止计算，输出软信息进行硬判决，输出信息，完成译码过程。这种级联系统可以应用于通信、图像传输等领域。
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公开(公告)号：CN109450455B
公开(公告)日：2023-09-08
申请号：CN201811260882.X
申请日：2018-10-26
Applicant: 中国计量大学
Abstract: 本发明涉及一种提升极化码RLSC算法译码性能的信息位位置选取方法，本发明包括以下步骤：通过对高斯逼近法得出的信息位位置序列进行特定位置的冻结位以及信息位进行调整互换，使得序列中呈FFFDFDDD分布的节点组不再出现，从而消除RLSC算法译码过程中对此类节点组的近似计算所带来的性能损失，最高可达到0.4dB左右的性能增益。
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