-
公开(公告)号：CN116544189A
公开(公告)日：2023-08-04
申请号：CN202210097292.X
申请日：2022-01-26
Applicant: 中国科学院微电子研究所
IPC: H01L21/8252 , H01L27/092
Abstract: 本发明提供一种氮化镓基CMOS制备方法，包括：提供一叠层结构，所述叠层结构包括由下向上依次设置的衬底、氮化镓缓冲及沟道层、氮化铝插入层、氮化镓铝超薄势垒层、氮化铝截止层、P型氮化镓层以及重掺杂P型氮化镓层；对所述叠层结构的部分区域刻蚀至氮化铝截止层；在刻蚀区域制备源/漏电极以及栅电极形成NMOS，在未刻蚀的区域制备源/漏电极以及栅电极形成PMOS；并对所述NMOS和所述PMOS进行隔离；将所述NMOS和所述PMOS的栅电极通过导电金属进行电连接，将所述NMOS和所述PMOS的漏电极导电金属进行电连接。本发明提供的氮化镓基CMOS制备方法，能够在单个衬底上实现NMOS和PMOS场效应管的集成，避免了器件之间的串扰，提高了CMOS的整体可靠性。
-
公开(公告)号：CN114628513A
公开(公告)日：2022-06-14
申请号：CN202111301490.5
申请日：2021-11-04
Applicant: 中国科学院微电子研究所
IPC: H01L29/778 , H01L21/335
Abstract: 本发明涉及一种基于介质图形化技术的氮化镓器件及其制备方法，属于氮化镓半导体领域，解决现有氮化镓器件制备复杂、成本高问题。氮化镓器件包括：基质层、(Al,In)GaN/GaN异质结沟外延材料层、源电极、漏电极和栅电极，(Al,In)GaN/GaN异质结沟外延材料层覆盖在基质层上面，源电极和漏电极分别设置在(Al,In)GaN/GaN异质结沟外延材料层两端，栅电极设置在源电极和漏电极之间，源电极和栅电极之间的(Al,In)GaN/GaN异质结沟外延材料层表面设置有LPCVD‑氮化硅材料层，漏电极和栅电极之间的至少部分(Al,In)GaN/GaN异质结沟外延材料层表面设置有非LPCVD工艺生长的钝化层。该氮化镓器件制备简单，能提升氮化镓电子器件在大信号和大功率工作状态下线性度。
-
公开(公告)号：CN118571929A
公开(公告)日：2024-08-30
申请号：CN202310177103.4
申请日：2023-02-28
Applicant: 中国科学院微电子研究所
IPC: H01L29/778 , H01L23/373 , H01L21/335
Abstract: 本发明涉及一种大功率GaN电子器件及其制备方法，属于GaN电子器件技术领域，解决了现有技术中GaN电子器件高通量散热的问题。所述GaN电子器件包括衬底和设置在衬底上的Al(In,Ga)N/GaN异质结构层，所述Al(In,Ga)N/GaN异质结构层上设置有源电极、漏电极和栅电极，所述源电极与栅电极之间以及漏电极与栅电极之间分别设置有AlN厚膜介质钝化层。本发明采用高导热AlN晶体介质代替传统的SiNx和Al2O3等钝化介质，利用高导热率的厚膜晶体AlN介质做近结钝化层，有效降低结温和热阻，解决大功率器件的近结散热问题。
-
公开(公告)号：CN116544112A
公开(公告)日：2023-08-04
申请号：CN202210097219.2
申请日：2022-01-26
Applicant: 中国科学院微电子研究所
IPC: H01L21/335 , H01L29/778
Abstract: 本发明提供一种晶体管制备方法，包括：提供一个叠层结构，所述叠层结构包括从下向上依次设置的基板、氮化镓沟道层、第一氮化铝膜层、氮化镓铝势垒层、第二氮化铝膜层、P型氮化镓膜层以及重掺杂P型氮化镓膜层；对所述叠层结构的第一区域刻蚀至氮化镓沟道层，并在所述氮化镓沟道层形成背栅电极；在所述叠层结构的第二区域形成间隔设置的源漏电极；对所述源漏电极之间的第三区域刻蚀至P型氮化镓膜层之内，并在所述刻蚀区域形成栅电极。本发明提供的晶体管制备方法及晶体管，能够通过背栅调制来实现栅下空穴的耗尽，从而完成对阈值电压的调制，避免对栅槽的深度刻蚀，提高栅下空穴的迁移率。
-
公开(公告)号：CN119855188A
公开(公告)日：2025-04-18
申请号：CN202311337414.9
申请日：2023-10-16
Applicant: 中国科学院微电子研究所
Abstract: 本发明涉及一种低栅漏电的增强型GaN HEMT及其制备方法，其包括：衬底；以及设置在所述衬底上表面的势垒层；以及设置在所述势垒层上表面的p型掺杂GaN层；所述p型掺杂GaN层设有不贯穿其底部的凹槽；所述凹槽内设有n型掺杂GaN层；以及位于所述n型掺杂GaN层上表面的栅极；以及位于所述势垒层上表面的源极和漏极，并且所述栅极和漏极分别位于所述p型掺杂GaN层相对的两侧。本发明将超薄势垒与p‑GaN栅结合，使栅下的二维电子气进一步耗尽，可实现更高阈值电压的增强型器件，以及栅外区域沉积介质来恢复有源区的2DEG，实现低导通电阻，同时在p‑GaN上的凹槽外延n‑GaN，在栅极施加高栅压时，形成反向二极管结构，能有效地分担沟道层的电压，降低栅极漏电。
-
Patent Agency Ranking
公开(公告)号：CN117672847A
公开(公告)日：2024-03-08
申请号：CN202211029060.7
申请日：2022-08-25
Applicant: 中国科学院微电子研究所
IPC: H01L21/335 , H01L21/28 , H01L21/56 , H01L23/31 , H01L29/45 , H01L29/778
Abstract: 本发明提供了一种晶体管欧姆接触的制备方法及晶体管欧姆接触器件，该制备方法包括：提供一衬底；在衬底上形成缓冲层；在缓冲层上形成超薄势垒层；在势垒层上形成金属堆栈图案；对金属堆栈图案进行高温退火处理，使金属堆栈图案与势垒层之间欧姆接触；在势垒层及金属堆栈图案的表面形成双层钝化层恢复沟道2DEG。通过优化工艺顺序，在形成金属堆栈图案之后，先做高温退火处理实现超低电阻的欧姆接触，之后在势垒层及金属堆栈图案表面形成钝化层做钝化处理，可以避免高温退火损坏钝化层，有利于提高Al(In,Ga)N/GaN HEMT的频率特性，为增强型射频器件功率器件的产业化提供了可行性方案，为高频增强型射频器件的制造奠定工艺基础，拓宽Al(In,Ga)N/GaN HEMT在微波射频领域的应用。
-
公开(公告)号：CN117393581A
公开(公告)日：2024-01-12
申请号：CN202311358353.4
申请日：2023-10-19
Applicant: 中国科学院微电子研究所
IPC: H01L29/06 , H01L29/205 , H01L29/778
Abstract: 本发明提供一种MIS晶体管，包括：GaN缓冲层；AlGaN势垒层，形成在GaN缓冲层表面，与GaN缓冲层构成形成AlGaN/GaN异质结；其中，AlGaN势垒层与GaN缓冲层表面之间形成有二维电子气沟道区域；二维电子气层，设置在二维电子沟道区域，其中，在MIS晶体管未增加栅极电压时，二维电子气层在二维电子沟道区域的第一范围内处于电子耗尽状态；AlN极化增强插入层，形成在AlGaN势垒层表面，使二维电子气在二维电子沟道区域的第一范围外为电子积累状态。本发明通过AlGaN势垒层实现了电子的本征耗尽，通过AlN极化增强插入层来恢复电子积累状态，使得MIS晶体管实现了增强型，并具有、高性能、高稳定性和高均匀性。
-
公开(公告)号：CN116344586A
公开(公告)日：2023-06-27
申请号：CN202310431333.9
申请日：2023-04-21
Applicant: 中国科学院微电子研究所
IPC: H01L29/06 , H01L29/778 , H01L29/10 , H01L21/335
Abstract: 一种折叠沟道氮化镓基场效应晶体管及其制备方法，该折叠沟道氮化镓基场效应晶体管包括：基础层；多异质结层，包括在氮化镓半绝缘层上自下而上交替堆叠形成的沟道层和势垒层；氮化镓调控层，在多异质结层上从沟道区的一侧延伸到至少一部分沟槽；电流坍塌抑制结构，在多异质结层上形成于沟道区的另一侧，并与氮化镓调控层通过另一部分沟槽隔开；源极和漏极，在氮化镓半绝缘层上分别与多异质结层的两侧接触，漏极与电流坍塌抑制结构的侧面与部分上表面接触；栅极，形成于源极与氮化镓调控层之间的异质结上；连接结构，穿过栅极的上方电连接源极与氮化镓调控层。
-
公开(公告)号：CN120035182A
公开(公告)日：2025-05-23
申请号：CN202311550429.3
申请日：2023-11-20
Applicant: 中国科学院微电子研究所
Abstract: 提供了一种混合栅极的GaN基功率晶体管结构，包括：叠层结构，其中，叠层结构包括：衬底；设置于衬底上的GaN缓冲层；以及设置于GaN缓冲层远离衬底一侧的Al(In，Ga)GaN势垒层；源极结构，设置于叠层结构的第一端；和漏极结构，相对源极结构设置于叠层结构的第二端；以及栅极结构，设置于叠层结构上，且位于所述第一端和所述第二端之间，其中，栅极结构包括：设置于叠层结构上的p‑(In，Al)GaN外延层；设置于p‑(In，Al)GaN外延层远离叠层结构一侧的掺杂层；以及设置于掺杂层远离叠层结构一侧的第一栅金属层，其中，所述掺杂层包括至少一个p型掺杂区和多个n型掺杂区，所述至少一个p型掺杂区位于所述多个n型掺杂区之间。
-
公开(公告)号：CN119069350A
公开(公告)日：2024-12-03
申请号：CN202411218103.5
申请日：2024-09-02
Applicant: 中国科学院微电子研究所
IPC: H01L21/335 , H01L29/778
Abstract: 本公提供了一种自对准结构氮化镓p沟道增强型器件的制备方法，包括：操作S1：制备异质外延衬底，自下至上包括衬底、缓冲层、势垒层、盖帽层；操作S2：在盖帽层表面制备硬掩模层；操作S3：保留器件中间区域的硬掩膜层以暴露盖帽层，或对器件两侧的异质外延结构进行不同深度的刻蚀以至于暴露缓冲层；操作S4：在暴露的盖帽层或缓冲层上再生长重掺杂的p型材料层得到源漏区域，并去除中间区域的硬掩膜层得到凹槽状的栅极区域；操作S5：在p型材料层上制备欧姆接触电极得到源极和漏极；操作S6：在凹槽状的栅极区域表面沉积栅介质层，并生长金属得到栅极，完成自对准结构氮化镓p沟道增强型器件的制备。同时还提供了通过上述制备方法制备得到的自对准结构氮化镓p沟道增强型器件。
-
-
-
-
-
-
-
-
-
Search Results
19
records
(took 0.024 seconds)
