公开(公告)号：CN112542515A

公开(公告)日：2021-03-23

申请号：CN202011465909.6

申请日：2020-12-14

Applicant: 中国科学院微电子研究所

Inventor： 赵妙 ,  陈朝晖 ,  冯超 ,  彭崇梅 ,  王宇豪

IPC: H01L29/78 ,  H01L21/336 ,  H01L51/05

Abstract: 本发明公开了一种光电调控神经突触晶体管及制备方法，包括衬底、背栅电极、铁电薄膜、沟道层和光增透层，光增透层两端分别设置有源电极和漏电极，其中，沟道层的材料包括一层或多层低维材料，并且至少有一层低维材料与源漏电极接触，其中，低维材料为二维材料或一维材料；铁电薄膜具有铁电极化效应，且极化翻转特性受背栅电极调控。本发明通过对光激励和电调控协同作用下的光电调控神经突触晶体管的结构进行重新设计并对材料进行优化，实现具有易调控、低功耗且易于与脉冲神经网络算法相兼容的类脑神经突触器件，基于该器件结构并行存储和运算以及自适应学习优势，进而从器件层面提升信息存储和图像识别的功能。

公开(公告)号：CN112490248A

公开(公告)日：2021-03-12

申请号：CN202011397046.3

申请日：2020-12-03

Applicant: 中国科学院微电子研究所

Inventor： 冯超 ,  赵妙 ,  陈朝晖 ,  彭崇梅 ,  王宇豪

IPC: H01L27/11524 ,  H01L27/1159

Abstract: 本发明公开了一种铁电浮栅存储器单元串及制备方法，包括：绝缘衬底上侧设置有沟道层，沟道层上设置有隧穿介质层，隧穿介质层上侧设置有复合单元；复合单元包括由下至上依次设置的浮栅金属层、铁电介质层和第一控制栅极金属层，其中，至少浮栅金属层和第一控制栅极金属层的两端覆盖有第一绝缘介质层；绝缘衬底上侧两端嵌装有源电极金属层和漏电极金属层。本发明提供的铁电浮栅存储器单元串，通过浮栅金属层控制电子行为，能够最大化铁电介质层的产生的铁电极化电场对电荷的束缚作用，有效延长存储时间，降低响应时间，提高铁电浮栅存储器单元串的整体性能。

公开(公告)号：CN117423746A

公开(公告)日：2024-01-19

申请号：CN202311555294.X

申请日：2020-12-14

Applicant: 中国科学院微电子研究所

Inventor： 赵妙 ,  陈朝晖 ,  冯超 ,  彭崇梅 ,  王宇豪

IPC: H01L29/78 ,  H01L21/336 ,  H10K10/46 ,  H10K71/00

Abstract: 本发明公开了一种光电调控神经突触晶体管及制备方法，包括衬底、背栅电极、铁电薄膜、沟道层和光增透层，光增透层两端分别设置有源电极和漏电极，其中，沟道层的材料包括一层或多层低维材料，并且至少有一层低维材料与源漏电极接触，其中，低维材料为二维材料或一维材料；铁电薄膜具有铁电极化效应，且极化翻转特性受背栅电极调控。本发明通过对光激励和电调控协同作用下的光电调控神经突触晶体管的结构进行重新设计并对材料进行优化，实现具有易调控、低功耗且易于与脉冲神经网络算法相兼容的类脑神经突触器件，基于该器件结构并行存储和运算以及自适应学习优势，进而从器件层面提升存算一体和视觉传感的功能。

公开(公告)号：CN116544112A

公开(公告)日：2023-08-04

申请号：CN202210097219.2

申请日：2022-01-26

Applicant: 中国科学院微电子研究所

Inventor： 蒋其梦 ,  王宇豪 ,  黄森 ,  王鑫华 ,  刘新宇

IPC: H01L21/335 ,  H01L29/778

Abstract: 本发明提供一种晶体管制备方法，包括：提供一个叠层结构，所述叠层结构包括从下向上依次设置的基板、氮化镓沟道层、第一氮化铝膜层、氮化镓铝势垒层、第二氮化铝膜层、P型氮化镓膜层以及重掺杂P型氮化镓膜层；对所述叠层结构的第一区域刻蚀至氮化镓沟道层，并在所述氮化镓沟道层形成背栅电极；在所述叠层结构的第二区域形成间隔设置的源漏电极；对所述源漏电极之间的第三区域刻蚀至P型氮化镓膜层之内，并在所述刻蚀区域形成栅电极。本发明提供的晶体管制备方法及晶体管，能够通过背栅调制来实现栅下空穴的耗尽，从而完成对阈值电压的调制，避免对栅槽的深度刻蚀，提高栅下空穴的迁移率。

公开(公告)号：CN112490248B

公开(公告)日：2022-10-21

申请号：CN202011397046.3

申请日：2020-12-03

Applicant: 中国科学院微电子研究所

Inventor： 冯超 ,  赵妙 ,  陈朝晖 ,  彭崇梅 ,  王宇豪

IPC: H01L27/11524 ,  H01L27/1159

Abstract: 本发明公开了一种铁电浮栅存储器单元串及制备方法，包括：绝缘衬底上侧设置有沟道层，沟道层上设置有隧穿介质层，隧穿介质层上侧设置有复合单元；复合单元包括由下至上依次设置的浮栅金属层、铁电介质层和第一控制栅极金属层，其中，至少浮栅金属层和第一控制栅极金属层的两端覆盖有第一绝缘介质层；绝缘衬底上侧两端嵌装有源电极金属层和漏电极金属层。本发明提供的铁电浮栅存储器单元串，通过浮栅金属层控制电子行为，能够最大化铁电介质层的产生的铁电极化电场对电荷的束缚作用，有效延长存储时间，降低响应时间，提高铁电浮栅存储器单元串的整体性能。