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公开(公告)号：CN100420776C
公开(公告)日：2008-09-24
申请号：CN200510126237.5
申请日：2005-11-30
Applicant: 中国科学院半导体研究所
Abstract: 本发明涉及分子束外延磷裂解炉技术领域，特别是一种用固态磷裂解源炉分子束外延磷化铟材料的方法。方法包括：步骤1：在分子束外延系统中，将衬底加热器旋转至测束流位置并将裂解区升温；步骤2：裂解区降温并将红磷区升温；步骤3：关闭裂解阀阀门进行转化后对红磷区降温；步骤4：将磷源炉裂解区温度设定在生长材料时所使用的温度值；步骤5：按转化时间与转化而成的白磷量经验公式，计算磷源的耗尽时间。本发明的独特之处在于可以准确控制白磷转化量和耗尽时间，外延出高性能磷化铟材料。
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公开(公告)号：CN100452584C
公开(公告)日：2009-01-14
申请号：CN200510086962.4
申请日：2005-11-23
Applicant: 中国科学院半导体研究所
Abstract: 一种砷化镓基量子级联半导体激光器材料的生长方法，其特征在于，包括如下生长步骤：步骤1：利用分子束外延技术首先在砷化镓衬底上晶格匹配的下包层；步骤2：在晶格匹配的下包层上生长下波导限制层，用来提高波导芯层的折射率，增强光限制；步骤3：在下波导限制层上生长有源区，作为发光区；步骤4：在有源区上生长上波导限制层，用来提高波导芯层的折射率，增强光限制；步骤5：在上波导限制层上生长欧姆接触层，完成砷化镓基量子级联半导体激光器材料的生长。
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Patent Agency Ranking
公开(公告)号：CN1972047A
公开(公告)日：2007-05-30
申请号：CN200510086962.4
申请日：2005-11-23
Applicant: 中国科学院半导体研究所
Abstract: 一种砷化镓基量子级联半导体激光器材料的生长方法，其特征在于，包括如下生长步骤：步骤1：利用分子束外延技术首先在砷化镓衬底上晶格匹配的下包层；步骤2：在晶格匹配的下包层上生长下波导限制层，用来提高波导芯层的折射率，增强光限制；步骤3：在下波导限制层上生长有源区，作为发光区；步骤4：在有源区上生长上波导限制层，用来提高波导芯层的折射率，增强光限制；步骤5：在上波导限制层上生长欧姆接触层，完成砷化镓基量子级联半导体激光器材料的生长。
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公开(公告)号：CN1978714A
公开(公告)日：2007-06-13
申请号：CN200510126237.5
申请日：2005-11-30
Applicant: 中国科学院半导体研究所
Abstract: 本发明涉及分子束外延磷裂解炉技术领域，特别是一种用固态磷裂解源炉分子束外延磷化铟材料的方法。方法包括：步骤1：在分子束外延系统中，将衬底加热器旋转至测束流位置并将裂解区升温；步骤2：裂解区降温并将红磷区升温；步骤3：关闭裂解阀阀门进行转化后对红磷区降温；步骤4：将磷源炉裂解区温度设定在生长材料时所使用的温度值；步骤5：按转化时间与转化而成的白磷量经验公式，计算磷源的耗尽时间。本发明的独特之处在于可以准确控制白磷转化量和耗尽时间，外延出高性能磷化铟材料。
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公开(公告)号：CN101656535A
公开(公告)日：2010-02-24
申请号：CN200810118735.9
申请日：2008-08-20
Applicant: 中国科学院半导体研究所
IPC: H03K19/177
Abstract: 本发明公开了一种针对多模式逻辑单元可编程门阵列的工艺映射方法，该方法包括映射和合并两个步骤，首先对输入的与具体工艺无关的门级电路网表进行解析，并对解析的结果进行工艺映射，然后再根据多模式LC的约束信息对工艺映射结果进行合并处理，计算出多模式LC的模式配置值，得到最终优化的工艺相关的电路网表。利用本发明，解决了多模式逻辑单元结构FPGA的工艺映射问题，充分利用了基于两个LUT3的LC结构的优势。
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公开(公告)号：CN100553147C
公开(公告)日：2009-10-21
申请号：CN200710098701.3
申请日：2007-04-25
Applicant: 中国科学院半导体研究所
IPC: H03K19/173 , H03K19/00
Abstract: 一种基于部分局部互连结构的FPGA逻辑块，其特征在于，包括：8个逻辑单元，该逻辑单元之间采用专用的进位链连接；该逻辑单元包括12个端口，该12个端口包括5个数据输入端口、3个控制输入端口、1个时钟输入端口、3个输出端口；42个端口，该42个端口包括2个全局输入端口、24个输入端口和16个输出端口；该逻辑块内部采用部分局部互连结构；该逻辑块内部局部互连是均匀分布的，逻辑块输入输出端口均匀分布在矩形逻辑块四周，逻辑单元的输入输出端口均匀地连接到逻辑块四周的端口；逻辑块内部的连接单元采用二级多路复用器。
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公开(公告)号：CN101295979A
公开(公告)日：2008-10-29
申请号：CN200710098701.3
申请日：2007-04-25
Applicant: 中国科学院半导体研究所
IPC: H03K19/173 , H03K19/00
Abstract: 一种基于部分局部互连结构的FPGA逻辑块，其特征在于，包括：8个逻辑单元，该逻辑单元之间采用专用的进位链连接；该逻辑单元包括12个端口，该12个端口包括5个数据输入端口、3个控制输入端口、1个时钟输入端口、3个输出端口；42个端口，该42个端口包括2个全局输入端口、24个输入端口和16个输出端口；该逻辑块内部采用部分局部互连结构；该逻辑块内部局部互连是均匀分布的，逻辑块输入输出端口均匀分布在矩形逻辑块四周，逻辑单元的输入输出端口均匀地连接到逻辑块四周的端口；逻辑块内部的连接单元采用二级多路复用器。
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