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公开(公告)号：CN111739932A
公开(公告)日：2020-10-02
申请号：CN202010579128.3
申请日：2020-06-23
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L29/10 , H01L23/532 , H01L29/786 , H01L21/78 , H01L21/67
Abstract: 本发明涉及一种柔性器件及其制备方法，包括电极区、粘合层、柔性基底、器件区、柔性导线，其中所述器件区上表面覆盖保护层。本发明实现了柔性器件的浮空，避免了衬底形变对器件的影响，提高器件的可靠性和稳定性，实现了更大的延展性和可弯曲性。
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公开(公告)号：CN108631772B
公开(公告)日：2020-09-04
申请号：CN201810446851.7
申请日：2018-05-11
Applicant: 中国科学院上海微系统与信息技术研究所 , 中国科学院大学
IPC: H03K19/23 , H03K19/003
Abstract: 本发明涉及一种三模冗余电路结构，其包括：第一功能模块、第二功能模块、第三功能模块和表决电路，还包括：第一异或门，其两个输入端分别与所述第一功能模块和第三功能模块的输出端连接，其输出端提供第一输出信号；第二异或门，其两个输入端分别与所述第二功能模块和第三功能模块的输出端连接，其输出端提供第二输出信号；以及或非门，其两个输入端分别与所述第一异或门和第二异或门的输出端连接，其输出端提供复位信号。本发明不仅可以实现现有TMR结构的功能，即过滤掉一个功能模块的信号翻转，还可以对发生信号翻转的功能模块进行准确定位，并且仅需要进行一次实验，即可检验出三模冗余是否属于过度设计，从而有效节约测试成本。
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公开(公告)号：CN108631772A
公开(公告)日：2018-10-09
申请号：CN201810446851.7
申请日：2018-05-11
Applicant: 中国科学院上海微系统与信息技术研究所 , 中国科学院大学
IPC: H03K19/23 , H03K19/003
Abstract: 本发明涉及一种三模冗余电路结构，其包括：第一功能模块、第二功能模块、第三功能模块和表决电路，还包括：第一异或门，其两个输入端分别与所述第一功能模块和第三功能模块的输出端连接，其输出端提供第一输出信号；第二异或门，其两个输入端分别与所述第二功能模块和第三功能模块的输出端连接，其输出端提供第二输出信号；以及或非门，其两个输入端分别与所述第一异或门和第二异或门的输出端连接，其输出端提供复位信号。本发明不仅可以实现现有TMR结构的功能，即过滤掉一个功能模块的信号翻转，还可以对发生信号翻转的功能模块进行准确定位，并且仅需要进行一次实验，即可检验出三模冗余是否属于过度设计，从而有效节约测试成本。
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公开(公告)号：CN112382666A
公开(公告)日：2021-02-19
申请号：CN202011225486.0
申请日：2020-11-05
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L29/786 , H01L21/336
Abstract: 本发明涉及一种柔性器件及其制备方法，主要结构由上至下包括：基底层(1)、粘结层(2)、隔离区(3)、保护层(4)，及其包围的器件区，所述器件区包括源区和漏区(5)、体区(6)、栅介质层(7)、栅电极(8)、互连层(9)、第一连接电极(10)、第二连接电极(11)。本发明通过设置基底层和保护层对柔性器件形成保护，对其进行应力缓冲，能够防止外界的沾污、冲击等对器件功能层造成损伤，提高了柔性器件的可靠性和柔性。
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公开(公告)号：CN109390283A
公开(公告)日：2019-02-26
申请号：CN201811067650.2
申请日：2018-09-13
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/82 , H01L21/822
Abstract: 本发明涉及一种CMOS电路与超导SFQ电路的单片集成方法，其包括：步骤S1，进行CMOS集成电路流片，并沉积第一SiO2钝化层；步骤S2，对所述第一SiO2钝化层进行抛光；步骤S3，进行超导SFQ集成电路流片；步骤S4，制作用于将CMOS集成电路与超导SFQ集成电路互连的接触孔；步骤S5，将所述CMOS集成电路与超导SFQ集成电路互连；步骤S6，在所述步骤S5中所述CMOS集成电路与超导SFQ集成电路互连的部位制作焊盘；步骤S7，对所述第五晶圆进行划片封装。本发明实现CMOS集成电路工艺与超导SFQ集成电路工艺之间的无缝拼接，提高了成品芯片的综合性能，同时也节约了液氦低温环境下复杂的高频互联导致的高昂成本，降低了衬底成本和封装成本。
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Patent Agency Ranking
公开(公告)号：CN118173590A
公开(公告)日：2024-06-11
申请号：CN202410190671.2
申请日：2024-02-21
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L29/739 , H01L29/06 , H01L29/423 , H01L21/28 , H01L21/331
Abstract: 本发明涉及一种绝缘栅双极晶体管及其制备方法，由上至下包括：顶层硅层(1)、宽禁带半导体层(8)、N+型缓冲层(9)、集电区(10)和集电区电极(11)。本发明采用宽禁带半导体晶圆与硅晶圆键合的晶圆，然后在硅上制作沟槽型绝缘栅双极晶体管，可以有效地减轻由宽禁带半导体如碳化硅工艺引起的问题。同时，这种方法还保留了宽禁带半导体的优点，如高电子迁移率和高耐压性，沟槽型栅极结构降低了器件的正向导通电压，电流密度提高，从而提高器件的性能，具有良好的市场应用前景。
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公开(公告)号：CN110223981A
公开(公告)日：2019-09-10
申请号：CN201910488313.9
申请日：2019-06-05
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L27/088 , H01L21/8234
Abstract: 本发明提供一种柔性SOI器件结构及其制备方法，该结构自下而上依次包括：柔性衬底；第一背栅区、第二背栅区以及背栅间隔离部；绝缘埋层；位于绝缘埋层上方的第一有源区、第二有源区，以及器件隔离部，该第一、第二有源区分别包括：栅区、位于栅区下的体区、以及分别位于体区横向两端的源极和漏极；位于最上方的层间介质层；以及依次贯穿层间介质层、器件隔离部以及绝缘埋层的接触孔，接触孔中填充导电材料形成接触部，通过接触部对第一背栅区和第二背栅区施加偏压；其中，第一背栅区和第二背栅区通过背栅间隔离部彼此电隔离。本发明通过增加背栅间隔离部，实现背栅器件的独立调制，同时本发明还实现了该柔性SOI器件结构的柔性化制备。
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公开(公告)号：CN119725100A
公开(公告)日：2025-03-28
申请号：CN202311251139.9
申请日：2023-09-26
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/50
Abstract: 本发明提供一种半导体结构及半导体工艺方法，方法包括：将异质硅基的第一衬底与第二衬底进行预键合，得到键合结构；对得到的键合结构进行预退火；在第一衬底和第二衬底之间的键合界面插入尖锐物，打开键合界面以去除键合界面的气泡；抽出尖锐物，使键合界面再次键合；对去除气泡后的键合结构进行退火以加固键合。本发明通过对预键合的键合界面插入尖锐物去除异质硅衬底之间键合界面的气泡，在不影响半导体结构性能的前提下得到无气泡的键合界面，提高异质键合结构的键合率，流程设备简单易操作，对其他工艺没有影响，键合强度不受影响；另外，利用多次重复预退火并递增温度，在排净气泡的同时减少能量消耗。
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公开(公告)号：CN118330812A
公开(公告)日：2024-07-12
申请号：CN202410413078.X
申请日：2024-04-08
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明涉及一种基于双层SOI的绝热定向耦合器及其制备方法，所述双层SOI衬底依次包括基底、埋氧层、第一波导层、第二埋氧层、第二波导层。基于双层SOI的绝热定向耦合器(ADC)，同时兼具超大带宽，低损耗，小尺寸的性能特点，可以广泛用于波分复用，无源光网络，光学神经网络等系统当中。
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公开(公告)号：CN115714136A
公开(公告)日：2023-02-24
申请号：CN202211362139.1
申请日：2022-11-02
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L29/06 , H01L21/762 , H01L29/78 , H01L21/336
Abstract: 本发明涉及一种叠层SOI器件结构及制备方法。该器件结构自上而下依次包括：顶层硅层、隔离层A、配置层、隔离层B、衬底硅层，所述器件结构还包括顶硅层有源区、位于所述顶硅层有源区外端的浅沟槽隔离区、位于所述配置层外端的有源区、依次贯穿所述浅沟槽隔离区和隔离层A的通孔、依次贯穿所述浅沟槽隔离区、隔离层A以及配置层的深沟槽隔离区，所述顶硅层有源区包括：位于所述顶层硅层上方的栅极、栅介质层，位于所述顶层硅层横向两端的源极和漏极，位于所述配置层外端的有源区包括：位于通孔下方的第一P型区，位于漏极左侧的N型区，位于N型区左侧的第二P型区。该器件结构能够避免背栅偏压过补偿对器件其他性能的影响。
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