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公开(公告)号：CN110391814B
公开(公告)日：2023-03-10
申请号：CN201910688891.7
申请日：2019-07-29
Applicant: 中国电子科技集团公司第二十四研究所
Abstract: 本发明提供一种用于芯片内数模转换器的积分非线性数字校正方法，该方法包括：获取芯片内数模转换器的积分非线性曲线；根据积分非线性曲线的特点选择适应方式进行分段拟合得到曲线拟合算法；利用曲线拟合算法的拟合系数计算数模转换器输入数据处的积分非线性曲线误差；按照积分非线性曲线误差修正数模转换器输入数据，将校正后的所述输入数据输入到数模转换器进行输出电压控制。本发明基于分段拟合使用多项式计算得到该曲线拟合，根据曲线拟合的拟合系数计算数模转换器输入数据处的积分非线性曲线误差，按照积分非线性曲线误差修正数模转换器输入数据，从而使得数模转换器满足低积分非线性的设计要求，提升了芯片内数模转换器的线性度指标。
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公开(公告)号：CN113038047B
公开(公告)日：2022-09-06
申请号：CN201911355846.6
申请日：2019-12-25
Applicant: 中国电子科技集团公司第二十四研究所
Abstract: 本发明提供一种数字像素读出电路、像素阵列及图像传感器，在本发明的数字像素读出电路中，通过在数字像素读出电路中加入对振荡器的频率信号进行补偿校正的盲元补偿模块，在像元电路级就实现了盲元补偿，避免了图像算法级进行盲元补偿的方式，降低了后续图像处理算法实现的难度，减少了图像处理算法消耗的资源；且整个盲元补偿模块的电路结构及原理简单，仅需要增加少量的控制开关和寄存器，消耗的资源少。
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公开(公告)号：CN110389746B
公开(公告)日：2021-04-23
申请号：CN201910688892.1
申请日：2019-07-29
Applicant: 中国电子科技集团公司第二十四研究所
Abstract: 本发明提供一种硬件加速电路、微控制芯片及系统，适用于降低数模转换器因校正所产生的延迟时间，该电路包括：定点整数转浮点数单元，用于将数模转换器初始输入的定点整数转换为浮点数；多个首尾依次相连的浮点乘加器，用于根据校正算法选择相应个数的浮点乘加运算单元进行计算得到数模转换器的校正浮点数；浮点数转定点整数单元，用于将数模转换器的校正浮点数转换为校正定点整数。本发明根据校正算法选择相应数目的浮点乘加器参与运算，多次采用浮点乘加器实现多项式计算根据数模转换器的初始输入浮点数得到数模转换器的校正浮点数，将该浮点数转为数模转换器的校正定点整数；利用浮点乘加器有效降低了计算延迟，从而提高了数模转换器的转换速度。
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公开(公告)号：CN110389746A
公开(公告)日：2019-10-29
申请号：CN201910688892.1
申请日：2019-07-29
Applicant: 中国电子科技集团公司第二十四研究所
Abstract: 本发明提供一种硬件加速电路、微控制芯片及系统，适用于降低数模转换器因校正所产生的延迟时间，该电路包括：定点整数转浮点数单元，用于将数模转换器初始输入的定点整数转换为浮点数；多个首尾依次相连的浮点乘加器，用于根据校正算法选择相应个数的浮点乘加运算单元进行计算得到数模转换器的校正浮点数；浮点数转定点整数单元，用于将数模转换器的校正浮点数转换为校正定点整数。本发明根据校正算法选择相应数目的浮点乘加器参与运算，多次采用浮点乘加器实现多项式计算根据数模转换器的初始输入浮点数得到数模转换器的校正浮点数，将该浮点数转为数模转换器的校正定点整数；利用浮点乘加器有效降低了计算延迟，从而提高了数模转换器的转换速度。
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公开(公告)号：CN108196485B
公开(公告)日：2019-09-17
申请号：CN201810072797.4
申请日：2018-01-25
Applicant: 中国电子科技集团公司第二十四研究所
IPC: G05B19/042
Abstract: 本发明提供一种应用于芯片原子钟控制系统的SoC芯片结构，包括CPU子系统、存储器子系统、输入采样子系统、控制输出子系统、时差测量子系统、通用外设子系统和时钟复位子系统，CPU子系统通过AHB总线与存储器子系统连接，AHB总线通过桥与APB总线连接，APB总线分别与输入采样子系统、控制输出子系统、时差测量子系统、通用外设子系统和时钟复位子系连接。本发明解决了芯片原子钟控制系统分立器件集成实现方案的系统开发复杂度高、体积大、不利于芯片原子钟微型化的问题；并且本发明SoC芯片不但可以满足芯片原子钟控制系统的应用需求，还能满足类似精密控制领域的应用需求。
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Patent Agency Ranking
公开(公告)号：CN108255111B
公开(公告)日：2019-09-03
申请号：CN201810104732.3
申请日：2018-02-02
Applicant: 中国电子科技集团公司第二十四研究所
IPC: G05B19/042
Abstract: 本发明提供一种应用于伺服控制类SoC的可编程多模式DAC控制器，包括总线接口模块、寄存器模块、模式控制模块和DAC接口模块，总线接口模块与寄存器模块连接，将外部总线提供的总线数据转换成寄存器接口数据，并将寄存器接口数据发送给寄存器模块；寄存器模块与各个模式控制模块连接，将寄存器接口数据发送给寄存器模块中对应寄存器，对该寄存器进行配置，并将配置后寄存器中的配置信息发送给对应的模式控制模块，各个模式控制模块分别与DAC接口模块连接，根据所述配置信息产生对应的电平信号，并将电平信号发送给DAC接口模块，DAC接口模块在接收到电平信号后，选择对应时序转换规则对该电平信号进行转换，并将转换后的电平信号发送给对应DAC通道。
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公开(公告)号：CN108196485A
公开(公告)日：2018-06-22
申请号：CN201810072797.4
申请日：2018-01-25
Applicant: 中国电子科技集团公司第二十四研究所
IPC: G05B19/042
Abstract: 本发明提供一种应用于芯片原子钟控制系统的SoC芯片结构，包括CPU子系统、存储器子系统、输入采样子系统、控制输出子系统、时差测量子系统、通用外设子系统和时钟复位子系统，CPU子系统通过AHB总线与存储器子系统连接，AHB总线通过桥与APB总线连接，APB总线分别与输入采样子系统、控制输出子系统、时差测量子系统、通用外设子系统和时钟复位子系连接。本发明解决了芯片原子钟控制系统分立器件集成实现方案的系统开发复杂度高、体积大、不利于芯片原子钟微型化的问题；并且本发明SoC芯片不但可以满足芯片原子钟控制系统的应用需求，还能满足类似精密控制领域的应用需求。
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公开(公告)号：CN107395166A
公开(公告)日：2017-11-24
申请号：CN201710587389.8
申请日：2017-07-18
Applicant: 中国电子科技集团公司第二十四研究所
Abstract: 本发明提供一种基于延迟锁相的时钟占空比稳定电路，包括：延迟单元，与时钟信号输入端连接，用于对时钟输入信号进行相位延迟；逻辑运算单元，其输入端与延迟单元的输出端连接，用于对相位延迟的信号进行相位检测；电荷泵，其输入端与逻辑运算单元的输出端连接，用于产生与相位差关联的电压信号；压控延迟线单元，用于调节相位；输出缓冲器，其输入端与压控延迟线单元的输出端连接，用于输出时钟信号；本发明电路结构简单，具有结构简单、时钟信号抖动小、建立速度快和占空比均衡等优点，满足高速数据转换器等产品的需求，解决了时钟信号质量较差的情况下对动态性能影响的问题。
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公开(公告)号：CN103197226B
公开(公告)日：2016-01-13
申请号：CN201310083765.1
申请日：2013-03-15
Applicant: 中国电子科技集团公司第二十四研究所
IPC: G01R31/28
Abstract: 本发明提供一种引线键合气密性封装模拟集成电路贮存寿命评估方法。该方法包括步骤：选取筛选合格的样品随机分为若干组；测试并计算一组样品内部的相对湿度及键合丝的键合强度平均值；利用恒定温度应力、温度循环和恒定湿热三组加速应力进行加速寿命试验，进行恒定湿热试验的样品应先开盖；每间隔一定时间检测样品的敏感参数；确定产品的敏感参数及其寿命分布类型，拟合得到分布参数；计算样品的平均寿命；根据不同应力条件下样品平均寿命计算加速模型的模型参数和加速因子；外推出样品实际贮存条件下的寿命。本发明方法的试验应力选择合理，监测参数全面，能准确地判别敏感参数，它主要应用于半导体模拟集成电路可靠性评估领域。
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公开(公告)号：CN104967438A
公开(公告)日：2015-10-07
申请号：CN201510384765.4
申请日：2015-06-30
Applicant: 中国电子科技集团公司第二十四研究所
IPC: H03K19/094
Abstract: 本发明提供一种电流型熔丝控制电路，包括熔断操作电路、熔丝单元、检测输出电路和控制电路，熔断操作电路直接作用于熔丝单元控制熔丝熔断操作，熔丝单元实现熔丝的熔断操作，检测输出电路检测熔丝状态并将该状态反映到输出端，控制电路通过控制熔断操作电路和检测输出电路对熔丝实现伪熔断和真熔断操作。本发明可通过控制检测输出电路实现伪熔断，在不熔断熔丝的情况下可以模拟熔断状态，易操作；具有全局使能功能，只有使能有效时才可以进行熔断操作，避免了误操作；熔断操作受到全局使能、局部使能、外部输入数据的控制，易于拓展熔丝规模并满足芯片需要大量修调的要求；无论伪熔断还是真熔断操作，其熔丝状态均可以快速锁存并反映到输出端。
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