公开(公告)号：CN119356679A

公开(公告)日：2025-01-24

申请号：CN202411347652.2

申请日：2024-09-26

Applicant: 东南大学 ,  南京集成电路设计自动化技术创新中心

Inventor： 孙嘉琳 ,  胡宇辰 ,  许轲 ,  叶俊豪 ,  单伟伟 ,  王翕 ,  江哲

IPC: G06F8/41 ,  G06F8/36

Abstract: 本申请实施例公开了代码处理方法、装置、设备、存储介质及程序产品；方法包括：获取包括第一代码、测试平台文件及设计描述文件的输入数据；基于测试平台文件对第一代码进行代码错误检测处理得到错误检测报告；在错误检测报告指示未检测到代码错误的情况下，将第一代码作为纠错后的第二代码；否则，通过纠错模型基于设计描述文件及错误检测报告，对第一代码进行代码错误修改处理，得到中间代码；从第一代码和中间代码中确定出代码质量更高的候选代码；将候选代码作为新的第一代码，并迭代执行对新的第一代码进行代码错误检测处理的步骤，直至得到纠错后的第二代码；可实现代码的验证纠错过程的自动化，节约开发过程中的时间及资源，加速开发过程。

公开(公告)号：CN118606234A

公开(公告)日：2024-09-06

申请号：CN202410715848.6

申请日：2024-06-04

Applicant: 东南大学

Inventor： 吕嘉祺 ,  王汀略 ,  王晓譞 ,  王晖 ,  尤德安 ,  郭正辉 ,  江哲

IPC: G06F13/20 ,  G06F9/38 ,  G06F15/16 ,  G06F9/52

Abstract: 本发明公开了一种时序可预测的平行双空间域实时混合临界系统，这种基于ARM‑TZ的架构满足混合临界系统所要求的隔离、高效和时序可预测性。所提出的系统架构包含两个部分，功能架构和实时I/O管理器。其中功能架构提供了混合临界系统的基本功能（隔离、跨域上下文切换等）；而I/O管理器通过两个关键机制（TZ‑SRP和定时释放）保证了时序可预测的I/O管理。同时，我们还提出了一种可选择性的协处理器架构方案，他显著提高了系统性能并降低了系统复杂性。以上架构都可以扩展到多核系统。

公开(公告)号：CN118467117A

公开(公告)日：2024-08-09

申请号：CN202410399707.8

申请日：2024-04-03

Applicant: 东南大学

Inventor： 王汀略 ,  李义明 ,  唐玮 ,  吕嘉祺 ,  董宇宸 ,  江哲

IPC: G06F9/48 ,  G06F11/30

Abstract: 本发明提供一种基于I/O驱动的混合临界系统及模式切换方法，所述系统构建于Pythia‑MCS系统架构上，至少包括Pythia协处理器和四分之一预测理论模型，Pythia协处理器至少包括I/O监测模块(IMU)和模式切换模块(MSU)，四分之一预测理论模型基于I/O驱动,在任务运行一定时间时预测HI‑task是否会超出其LO‑WCET，并提前决定是否进行模式的切换；硬件方面，引入新的Pythia协处理器替代传统架构中的计时器来管理任务运行时间的监测，同时支持模式的切换；软件方面，从操作系统级删除运行监视器，从Pythia协处理器发送的中断，直接路由到操作系统内核中的lib_mode_switch来实现模式切换。本案系统与传统解决方案相比，有效地降低了软件开销和系统复杂性，并提高了资源利用率。

公开(公告)号：CN118427149A

公开(公告)日：2024-08-02

申请号：CN202410660048.9

申请日：2024-05-27

Applicant: 东南大学

Inventor： 朱云鹏 ,  刘宏韬 ,  司鑫 ,  江哲

IPC: G06F15/163 ,  G06F9/54

Abstract: 本发明公开了一种面向超标量处理器细粒度指令分析的数据传输架构及其工作方法，超标量主核包括数据转发通道，数据转发通道与事件过滤器相连接，事件过滤器与分发器、与映射器相连接；所述映射器与分发器的控制端相连接，所述分发器的P个输出端口与传输网络的P个输入端口连接；传输网络的P个双向端口分别与P个协处理器的端口相连接。本发明在主核的关键位置插入旁路电路，提供无缓冲的数据转发通道。使用事件过滤器来过滤和打包转发的数据。映射器使用调度引擎给出调度决策，分发器和传输网络将数据路由到后端模块进行指令分析，可灵活配置数据过滤和分发策略，性能开销低，为处理器的细粒度指令分析提供了有力的支持。

公开(公告)号：CN119937992A

公开(公告)日：2025-05-06

申请号：CN202510100965.6

申请日：2025-01-22

Applicant: 东南大学

Inventor： 江哲 ,  李义明 ,  王汀略 ,  唐玮 ,  郭正辉

IPC: G06F8/20 ,  G06F8/35 ,  G06F11/22 ,  G06F11/3604

Abstract: 本发明提供一种面向多核安全关键系统的错误检测架构设计方法，用软硬件协同设计的方法，包括基于RCPs的支持异步线程级错误检测的可配置微架构，自定义RISCV指令集架构和为OS调度算法提供的控制接口，以及为检查核心开发的专用检查线程；本发明该架构中任意的处理器核心都可以被配置为正常运行应用线程的主核心、进行正确性验证的检查核心以及不参与错误检测的普通计算核心，这允许运行在任意核心上的线程在不同的核心上进行重现和验证，验证模式可以被配置为一对一、一对二或者更多的模式，来匹配不同安全关键需求的任务场景。

公开(公告)号：CN118113441A

公开(公告)日：2024-05-31

申请号：CN202410319388.5

申请日：2024-03-20

Applicant: 东南大学

Inventor： 刘宏韬 ,  朱云鹏 ,  司鑫 ,  江哲

IPC: G06F9/48 ,  G06F8/36 ,  G06F9/50

Abstract: 本发明公开了一种嵌入流水线的处理器与加速器直连接口及其实现方法，接口集成在CPU流水线的内存访问阶段，当分支预测命中之后，读写操作会马上通过该接口发送到加速器中去。本发明提出的接口构建了一个随机访问队列和一个调度器来调度硬件级别的异构加速器操作；随机访问队列支持缓冲HA操作的随机访问，避免物理优先级反转，并允许基于重要性的操作优先级；可配置的调度器创建一个优先级队列来确保HA操作的抢占式调度，这同时确保了可预测性和吞吐量。本发明还通过前递逻辑来防止数据冒险。本发明提出的接口具有较低的延迟，较强的稳定性，同时保证了吞吐量和实时性能。

公开(公告)号：CN119473399A

公开(公告)日：2025-02-18

申请号：CN202411321981.X

申请日：2024-09-23

Applicant: 大连理工大学 ,  东南大学

Inventor： 管嘉鹏 ,  魏然 ,  尤德安 ,  王楹铨 ,  杨睿哲 ,  王晖 ,  江哲

IPC: G06F9/38

Abstract: 本发明提供了一种NPU指令级上下文切换方法及装置，涉及数据处理技术领域，包括：接收到上下文切换指令时，禁用非刷新指令并等待正在执行的指令完成，将上下文数据存储到主存模块；完成后，恢复NPU模块的上下文切换相关指令，执行目标任务；目标任务执行完成后，恢复上下文数据到NPU模块，并恢复非刷新指令的执行。本发明针对现有NPU架构通常只能在算法边界或特定的上下文切换点支持有限的抢占，甚至无法进行抢占，导致高优先级任务必须等待低优先级任务完成，从而引发显著的优先级反转和/或关键性反转的问题进行优化，提出了一种从片上系统到指令集架构，再到操作系统内核的全栈式解决方案，实现了NPU指令级的抢占。