公开(公告)号：CN114725091A

公开(公告)日：2022-07-08

申请号：CN202210361085.0

申请日：2022-04-07

Applicant: 东南大学 ,  东南大学—无锡集成电路技术研究所

Inventor： 刘斯扬 ,  刘培港 ,  孙媛 ,  张龙 ,  孙伟锋 ,  时龙兴

IPC: H01L27/085 ,  H01L29/778 ,  H01L29/20

Abstract: 一种实现氮化镓CMOS逻辑电路的结构，包括：实现P沟道氮化镓晶体管：从下到上顺序设有衬底、氮化铝成核层、铝镓氮缓冲层、第一铝镓氮势垒层、氮化镓沟道层，氮化镓沟道层上方设有第三铝镓氮势垒层、钝化层、金属源极、金属漏极，第三铝镓氮势垒层上方设有栅极介质层，栅极介质层上方设有栅极金属。实现N沟道氮化镓晶体管：从下到上顺序设有衬底、氮化铝成核层、铝镓氮缓冲层、第一铝镓氮势垒层、氮化镓沟道层、第二铝镓氮势垒层，第二铝镓氮势垒层上方设有P型氮化镓层、钝化层、金属源极、金属漏极，P型氮化镓层上方设有栅极金属。本发明实现P沟道和N沟道氮化镓器件的增强型操作，减少散射对空穴迁移率影响，提高P沟道器件的输出电流。

公开(公告)号：CN114725091B

公开(公告)日：2023-11-03

申请号：CN202210361085.0

申请日：2022-04-07

Applicant: 东南大学 ,  东南大学—无锡集成电路技术研究所

Inventor： 刘斯扬 ,  刘培港 ,  孙媛 ,  张龙 ,  孙伟锋 ,  时龙兴

IPC: H01L27/085 ,  H01L29/778 ,  H01L29/20

Abstract: 一种实现氮化镓CMOS逻辑电路的结构，包括：实现P沟道氮化镓晶体管：从下到上顺序设有衬底、氮化铝成核层、铝镓氮缓冲层、第一铝镓氮势垒层、氮化镓沟道层，氮化镓沟道层上方设有第三铝镓氮势垒层、钝化层、金属源极、金属漏极，第三铝镓氮势垒层上方设有栅极介质层，栅极介质层上方设有栅极金属。实现N沟道氮化镓晶体管：从下到上顺序设有衬底、氮化铝成核层、铝镓氮缓冲层、第一铝镓氮势垒层、氮化镓沟道层、第二铝镓氮势垒层，第二铝镓氮势垒层上方设有P型氮化镓层、钝化层、金属源极、金属漏极，P型氮化镓层上方设有栅极金属。本发明实现P沟道和N沟道氮化镓器件的增强型操作，减少散射对空穴迁移率影响，提高P沟道器件的输出电流。

公开(公告)号：CN119153489A

公开(公告)日：2024-12-17

申请号：CN202310715151.4

申请日：2023-06-15

Applicant: 东南大学 ,  无锡华润上华科技有限公司

Inventor： 张龙 ,  马杰 ,  张森 ,  刘斯扬 ,  孙媛 ,  何乃龙 ,  温宏扬 ,  刘新新 ,  孙伟锋

IPC: H01L29/06 ,  H01L29/205 ,  H01L21/335 ,  H01L29/778

Abstract: 本发明涉及一种氮化镓功率器件及其制备方法，所述器件包括耐压区，耐压区包括第一导电类型掺杂区、第二导电类型掺杂区、多个电阻结构、多个导电结构、漏极掺杂区及第一漏电极。第一导电类型掺杂区和第二导电类型掺杂区设于衬底中，各电阻结构设于衬底上；每个导电结构的两端各连接一电阻结构，从而将各电阻结构串联连接；一导电结构的底部与第二导电类型掺杂区电性连接，其余电阻结构的底部与所述第一导电类型掺杂区电性连接。漏极掺杂区，设于衬底中，第一导电类型掺杂区位于第二导电类型掺杂区与漏极掺杂区之间；第一漏电极设于漏极掺杂区上，第一漏电极的底部与漏极掺杂区电性连接。本发明极大地提高了器件的雪崩能力，消除了衬偏效应。

公开(公告)号：CN118538755A

公开(公告)日：2024-08-23

申请号：CN202310153162.8

申请日：2023-02-21

Applicant: 东南大学 ,  无锡华润上华科技有限公司

Inventor： 张龙 ,  何乃龙 ,  孙媛 ,  张森 ,  马杰 ,  张志丽 ,  刘斯扬 ,  孙伟锋

IPC: H01L29/06 ,  H01L29/20 ,  H01L21/336 ,  H01L29/78 ,  H01L21/335 ,  H01L29/778 ,  H01L27/085

Abstract: 本申请涉及一种氮化镓半导体器件及其制备方法。该氮化镓半导体器件包括：基底；第一氮化镓层，设于所述基底上；第一介质层，设于所述第一氮化镓层上；第一栅极，设于所述第一介质层上。本申请提供的氮化镓半导体器件及其制备方法，通过在第一栅极和第一氮化镓层之间设置第一介质层，这样，一方面，第一介质层和第一氮化镓层由于极化效应产生高浓度的二维电子气可以消耗第一栅极所在区域的空穴，从而提高器件的阈值电压；另一方面，相较于未设置第一介质层的氮化镓半导体器件，在保证器件增强型的前提下，本申请可以使第一栅极下方的第一氮化镓层的厚度更厚，进而减小器件的导通电阻，提高器件的输出电流。

公开(公告)号：CN220895512U

公开(公告)日：2024-05-03

申请号：CN202322261030.5

申请日：2023-08-21

Applicant: 捷捷微电(南通)科技有限公司 ,  东南大学

Inventor： 孙伟锋 ,  张龙 ,  孙媛 ,  刘斯扬 ,  王成森 ,  周榕榕

IPC: H01L29/06 ,  H01L29/20 ,  H01L29/778

Abstract: 本申请实施例提供一种氮化镓功率器件，涉及半导体器件结构技术领域。本氮化镓功率器件包括逐层设置的衬底、缓冲层、势垒层。势垒层的远离衬底的一面间隔设置有P型氮化镓层和漏极金属，P型氮化镓层的远离衬底的一面设置有栅极金属；在势垒层的远离衬底的一面，且在栅极金属和漏极金属之间，设置有钝化层；在钝化层和势垒层之间的部分区域，或在钝化层的远离势垒层的一面的部分区域，设置有高K介质层。高K介质层能起到将电极边缘或场板边缘的电场峰值降低的作用，获得更为均匀的电场分布，提高器件的耐压。