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公开(公告)号：CN101488526A
公开(公告)日：2009-07-22
申请号：CN200910024963.4
申请日：2009-02-27
Applicant: 东南大学
IPC: H01L29/78 , H01L29/10 , H01L21/316 , H01L21/762
Abstract: 一种N型绝缘体上硅的横向双扩散金属氧化物半导体晶体管，包括：半导体衬底，在半导体衬底上面设置有埋置氧化层，埋置氧化层上面是N型的掺杂半导体漂移区，P阱区设置在N型的掺杂半导体漂移区上方，而场氧化层，金属层，栅氧化层，多晶硅栅以及氧化层设置在所述器件的上表面，N型源区和P型接触区设置在P阱中，其特征是：该器件还包括至少一层浮置氧化层结构，它位于漏区与埋置氧化层结构之间的N型掺杂半导体漂移区内，而且，允许有多层浮置氧化层结构，以进一步优化漏区纵向电场的分布，从而提高器件整体的击穿电压。
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公开(公告)号：CN100459145C
公开(公告)日：2009-02-04
申请号：CN200610098373.2
申请日：2006-12-15
Applicant: 东南大学
Abstract: 本发明公开了一种适用于体硅工艺功率集成电路高压器件与低压器件之间隔离的高压功率集成电路隔离结构，包括：P型衬底，在P型衬底设有N型外延，在N型外延上设有2块场氧化层，在N型外延上设有重掺杂N型区且该重掺杂N型区位于2块场氧化层之间，在N型外延内设有2个P型隔离阱，该2个P型隔离阱分别位于2块场氧化层的下方，并且该2个P型隔离阱将N型外延分隔成3块，上述重掺杂N型区位于2个P型隔离阱之间，在2个P型隔离阱的上端分别设有重掺杂P型区，上述重掺杂N型区及重掺杂P型区与零电位相连接。本发明能够有效防止体硅高压功率集成电路中寄生可控硅结构触发。
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公开(公告)号：CN1996598A
公开(公告)日：2007-07-11
申请号：CN200610098371.3
申请日：2006-12-15
Applicant: 东南大学
IPC: H01L27/092 , H01L27/04
Abstract: 本发明公开了一种适用于外延工艺功率集成电路高压器件与低压器件之间的隔离的高压功率集成电路隔离结构，包括：P型衬底，在P型衬底上设有两块场氧化层，在P型衬底上设有重掺杂N阱且该重掺杂N阱位于两块场氧化层之间，在重掺杂N阱与P型衬底之间设有深N型阱且该深N型阱延伸至两块场氧化层的下方，上述重掺杂N阱与零电位相连接。本发明能够有效防止外延高压功率集成电路中寄生可控硅结构触发，且本发明中深N型阱是高压结构中用到的深阱，对衬底注入载流子的吸附效果要比普通低压N型阱结构好。
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公开(公告)号：CN1988176A
公开(公告)日：2007-06-27
申请号：CN200610041323.0
申请日：2006-08-14
Applicant: 东南大学
IPC: H01L29/78 , H01L21/336
Abstract: 一种线性掺杂的高压N型金属氧化物半导体管，在N型衬底上设有P型阱和N型漂移区，在P型阱内设有P型接触孔和N型源，在N型漂移区内设有N型漏，在P型阱和N型漂移区的上方设有栅氧化层，在栅氧化层上方设有多晶硅栅且多晶硅栅位于P型阱与N型漂移区交界的上方，在栅氧化层及多晶硅栅的上方设有场氧化层，在P型接触孔和N型源上、多晶硅栅上、N型漏上都接有铝引线，在场氧化层内设有的多晶硅场极板与多晶硅栅连接，N型漂移区由第一、第二、第三、第四区组成，沿N型源至N型漏的方向依次排列，掺杂浓度由大到小依次为第四区、第三区、第二区、第一区。
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公开(公告)号：CN100565636C
公开(公告)日：2009-12-02
申请号：CN200710191034.3
申请日：2007-12-04
Applicant: 东南大学
IPC: G09G3/28 , G09G3/20 , H01J17/49 , H03K17/687
Abstract: 一种降低驱动芯片高压驱动电路功耗的方法，该方法基于电荷共享的原理，即屏电容通过从其他输出端电容由高转低所释放的电荷的转移充电至高电位，当屏电容转换为低电位时，它的电荷将转移到其他转换为高电位的输出端电容，使外电源加到电极上的电荷明显减少，而使总功率得以显著降低。根据上述方法设计的一种低功耗高压驱动电路，包括设有电平转换级、输出缓冲级、输出驱动级构成的现有高压驱动电路，其特征是设置一能量恢复电路模块，该模块包括电平转换级、两级缓冲单元构成的输出缓冲级，电平转换级、两级缓冲单元中的第一级输出缓冲单元及第二级输出缓冲单元分别与前述现有技术电平转换级、输出缓冲级、输出驱动级的电路及连接关系相同，输出缓冲级后级连一高压开关管级，高压开关管级的输出接高压驱动电路的输出端。
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Patent Agency Ranking
公开(公告)号：CN100547792C
公开(公告)日：2009-10-07
申请号：CN200710133266.3
申请日：2007-09-26
Applicant: 东南大学
IPC: H01L27/092 , H01L21/8238 , H01L21/762
Abstract: 本发明公开了一种等离子平板显示器驱动芯片结构及制备方法，适用于等离子平板显示器列选址驱动芯片和等离子平板显示器行扫描驱动芯片，芯片结构包括P型衬底，在P型衬底上设有N型外延层，在N型外延层上设有高压-P型横向金属氧化物半导体管、高压-N型横向金属氧化物半导体管及低压-互补型横向金属氧化物半导体管，在P型衬底与N型外延层之间设有N型重掺杂埋层且高压-P型横向金属氧化物半导体管、高压-N型横向金属氧化物半导体管及低压-互补型横向金属氧化物半导体管位于N型重掺杂埋层的上方，本发明结构及制备方法，基于外延材料，材料成本上与SOI相比具有较大优势，并且国内外延技术比较成熟。
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公开(公告)号：CN101217163A
公开(公告)日：2008-07-09
申请号：CN200810019333.3
申请日：2008-01-04
Applicant: 东南大学
IPC: H01L29/78 , H01L29/423 , H01L21/336 , H01L21/28
Abstract: 本发明公开一种高压P型金属氧化物半导体管，包括P型衬底，在P型衬底上设有深N型阱，在深N型阱上设有N型阱和P型漂移区，在N型阱上设有N型接触孔、P型源及场氧化层，在P型漂移区上设有P型漏及场氧化层，其特征在于位于N型阱上方的栅氧化层部分的厚度小于位于P型漂移区上方的栅氧化层部分并由此分别形成薄栅氧化层和厚薄栅氧化层。本发明还公开了高压P型金属氧化物半导体管的制备方法。本发明有益效果在于大幅降低了鸟嘴区域热载流子注入现象，提高了器件整体寿命；可以保证器件开启电压、饱和电流等基本电特性和普通结构器件保持一致；器件衬底电流也大大降低，器件可靠性得到进一步提高；具有较好的兼容性。
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公开(公告)号：CN101217162A
公开(公告)日：2008-07-09
申请号：CN200810019332.9
申请日：2008-01-04
Applicant: 东南大学
IPC: H01L29/78 , H01L29/423 , H01L21/336 , H01L21/28
Abstract: 本发明公开一种高压N型金属氧化物半导体管，包括P型衬底，在P型衬底上设有P型阱和N型漂移区，在P型阱上设有P型接触孔、N型源及场氧化层，在N型漂移区上设有N型漏及场氧化层，其特征在于位于P型阱上方的栅氧化层部分的厚度小于位于N型漂移区上方的栅氧化层部分并由此分别形成薄栅氧化层和厚薄栅氧化层，在P型阱内设有P型杂质注入区且该P型杂质注入区位于薄栅氧化层的下面。本发明还公开了高压N型金属氧化物半导体管的制备方法。本发明有益效果在于大幅降低了鸟嘴区域热载流子注入现象，提高了器件整体寿命；保证器件开启电压、饱和电流等基本电特性和普通结构器件保持一致；具有较好的兼容性。
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公开(公告)号：CN1996616A
公开(公告)日：2007-07-11
申请号：CN200610098372.8
申请日：2006-12-15
Applicant: 东南大学
IPC: H01L29/78 , H01L27/04 , H01L21/336 , H01L21/822
Abstract: 本发明公开了一种厚栅高压P型金属氧化物半导体管及其制备方法，本发明的半导体管包括：P型衬底，N型埋层，N型外延层，N型阱和P型漂移区，在P型源、N型接触孔、N型阱、N型埋层；P型漂移区及P型漏的上方设有氧化层，P型源及N型接触孔上连有金属引线，P型漏上连有金属引线，N型阱、P型漂移区、N型外延层与氧化层之间设有场氧化层，该场氧化层自P型源延续至P型漏，在氧化层内设有多晶硅栅且该多晶硅栅位于场氧化层的上方，在多晶硅栅上连接有金属引线。其制备方法为选择P型衬底，制作N型埋层，N型外延层，P型漂移区和N型阱，P型阱，场氧化层，然后多晶硅栅的生长、刻蚀，源、漏区，引线孔，铝引线的制备及钝化处理。
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公开(公告)号：CN1996599A
公开(公告)日：2007-07-11
申请号：CN200610098373.2
申请日：2006-12-15
Applicant: 东南大学
IPC: H01L27/092 , H01L27/04
Abstract: 本发明公开了一种适用于体硅工艺功率集成电路高压器件与低压器件之间隔离的高压功率集成电路隔离结构，包括：P型衬底，在P型衬底设有N型外延，在N型外延上设有2块场氧化层，在N型外延上设有重掺杂N型区且该重掺杂N型区位于2块场氧化层之间，在N型外延内设有2个P型隔离阱，该2个P型隔离阱分别位于2块场氧化层的下方，并且该2个P型隔离阱将N型外延分隔成3块，上述重掺杂N型区位于2个P型隔离阱之间，在2个P型隔离阱的上端分别设有重掺杂P型区，上述重掺杂N型区及重掺杂P型区与零电位相连接。本发明能够有效防止体硅高压功率集成电路中寄生可控硅结构触发。
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