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公开(公告)号：CN109564932A
公开(公告)日：2019-04-02
申请号：CN201780048633.1
申请日：2017-06-02
Applicant: 三菱电机株式会社
IPC: H01L29/06 , H01L21/336 , H01L29/12 , H01L29/78
Abstract: 本发明涉及一种半导体装置，具备半导体基板和配设于其上的半导体层，半导体层具有以从与半导体基板相反侧的主面朝向半导体基板延伸至预先决定的深度的方式设置的第一导电类型的第一柱层和第二导电类型的第二柱层，第一柱层和第二柱层在半导体层的活性区域和作为活性区域的周围的区域的终端区域中在与主面平行的方向上交替地设置，与用活性区域中的1组第一柱层和第二柱层的合计宽度规定的柱间距相比，用终端区域中的1组第一柱层和第二柱层的合计宽度规定的柱间距被设定得大，在活性区域和终端区域中都是柱间距内的第一导电类型和第二导电类型的杂质的有效的杂质浓度相等。
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公开(公告)号：CN111133586B
公开(公告)日：2023-04-07
申请号：CN201780094773.2
申请日：2017-10-05
Applicant: 三菱电机株式会社
IPC: H01L29/739 , H01L21/336 , H01L29/12 , H01L29/78
Abstract: 超级结层(90)包括具有第1导电类型的第1柱(3)和具有第2导电类型的第2柱(4)。第1阱(5a)设置于第2柱(4)的各个上，到达第1柱(3)，具有第2导电类型。第1杂质区域(6a)设置于第1阱(5a)的各个上，具有第1导电类型。第2阱(5b)设置于第1柱(3)的各个上，在与半导体层(1)垂直的活性区域的剖面中远离第2柱(4)地配置，具有第2导电类型。第2杂质区域(6b)设置于第2阱(5b)的各个上，具有第1导电类型。
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公开(公告)号：CN109075200B
公开(公告)日：2022-03-22
申请号：CN201780023631.7
申请日：2017-03-22
Applicant: 三菱电机株式会社
IPC: H01L29/78 , H01L21/28 , H01L21/329 , H01L21/336 , H01L29/06 , H01L29/12 , H01L29/47 , H01L29/872
Abstract: 半导体装置(100)具备：n型的漂移层(1)，形成于具有偏角的半导体基板(4)上；多个p型柱区域(2)，形成于漂移层(1)内；以及表面电极(5)，形成于包括p型柱区域(2)的漂移层(1)之上。在包括p型柱区域(2)的漂移层(1)的表层部，以包围有源区域的方式，形成有多个作为p型的半导体区域的耐压保持构造(3)。多个p型柱区域(2)分别为向半导体基板(4)的偏角的方向延伸的线状。多个耐压保持构造(3)在俯视时分别为包括与p型柱区域(2)平行地延伸的边和与p型柱区域(2)正交的边的框状。
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公开(公告)号：CN109075200A
公开(公告)日：2018-12-21
申请号：CN201780023631.7
申请日：2017-03-22
Applicant: 三菱电机株式会社
IPC: H01L29/78 , H01L21/28 , H01L21/329 , H01L21/336 , H01L29/06 , H01L29/12 , H01L29/47 , H01L29/872
Abstract: 半导体装置(100)具备：n型的漂移层(1)，形成于具有偏角的半导体基板(4)上；多个p型柱区域(2)，形成于漂移层(1)内；以及表面电极(5)，形成于包括p型柱区域(2)的漂移层(1)之上。在包括p型柱区域(2)的漂移层(1)的表层部，以包围有源区域的方式，形成有多个作为p型的半导体区域的耐压保持构造(3)。多个p型柱区域(2)分别为向半导体基板(4)的偏角的方向延伸的线状。多个耐压保持构造(3)在俯视时分别为包括与p型柱区域(2)平行地延伸的边和与p型柱区域(2)正交的边的框状。
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公开(公告)号：CN112913032B
公开(公告)日：2024-05-03
申请号：CN201880098434.6
申请日：2018-10-25
Applicant: 三菱电机株式会社
IPC: H01L29/78 , H01L21/336 , H01L29/12
Abstract: 本发明所涉及的半导体装置具有具备第1主面的半导体区域，半导体区域具备：n型柱体层及p型柱体层，沿着第1主面交替设置；p型的第1阱层，设置于n型柱体层内且n型柱体层的上表面；n型的第1源极层，设置于第1阱层内且第1阱层的上表面；第1侧面绝缘层，设置于在n型柱体层和p型柱体层的边界设置的第1沟槽内的侧面，与第1阱层及第1源极层相接；第1底面绝缘层，设置于第1沟槽内的底面，至少一部分与p型柱体层内相接；以及第1栅极电极，设置于第1沟槽内，隔着第1侧面绝缘层与第1阱层及第1源极层面对，隔着第1底面绝缘层与p型柱体层面对。
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Patent Agency Ranking
公开(公告)号：CN109564932B
公开(公告)日：2021-11-05
申请号：CN201780048633.1
申请日：2017-06-02
Applicant: 三菱电机株式会社
IPC: H01L29/06 , H01L21/336 , H01L29/12 , H01L29/78
Abstract: 本发明涉及一种半导体装置，具备半导体基板和配设于其上的半导体层，半导体层具有以从与半导体基板相反侧的主面朝向半导体基板延伸至预先决定的深度的方式设置的第一导电类型的第一柱层和第二导电类型的第二柱层，第一柱层和第二柱层在半导体层的活性区域和作为活性区域的周围的区域的终端区域中在与主面平行的方向上交替地设置，与用活性区域中的1组第一柱层和第二柱层的合计宽度规定的柱间距相比，用终端区域中的1组第一柱层和第二柱层的合计宽度规定的柱间距被设定得大，在活性区域和终端区域中都是柱间距内的第一柱层的宽度和第一柱层的第一导电类型的有效的杂质浓度之积等于第二柱层的宽度和第二柱层的第二导电类型的有效的杂质浓度之积。
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公开(公告)号：CN107078158B
公开(公告)日：2020-08-28
申请号：CN201480083226.0
申请日：2014-11-06
Applicant: 三菱电机株式会社
IPC: H01L29/78 , H01L21/336 , H01L29/12
Abstract: 碳化硅半导体装置(200)能够通过由栅极电压的施加来实现的沟道区域的控制而对导通状态及截止状态进行切换。碳化硅半导体装置(200)具有碳化硅层(20)、栅极绝缘膜(50)和栅极电极(60)。碳化硅层(20)具有沟道区域(CH)。栅极绝缘膜(50)将沟道区域(CH)覆盖。栅极电极(60)隔着栅极绝缘膜(50)而与沟道区域(CH)相对。导通状态下的沟道区域(CH)的电阻在大于或等于100℃而小于或等于150℃的温度具有最小值。
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公开(公告)号：CN107078158A
公开(公告)日：2017-08-18
申请号：CN201480083226.0
申请日：2014-11-06
Applicant: 三菱电机株式会社
IPC: H01L29/78 , H01L21/336 , H01L29/12
Abstract: 碳化硅半导体装置(200)能够通过由栅极电压的施加来实现的沟道区域的控制而对导通状态及截止状态进行切换。碳化硅半导体装置(200)具有碳化硅层(20)、栅极绝缘膜(50)和栅极电极(60)。碳化硅层(20)具有沟道区域(CH)。栅极绝缘膜(50)将沟道区域(CH)覆盖。栅极电极(60)隔着栅极绝缘膜(50)而与沟道区域(CH)相对。导通状态下的沟道区域(CH)的电阻在大于或等于100℃而小于或等于150℃的温度具有最小值。
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公开(公告)号：CN112913032A
公开(公告)日：2021-06-04
申请号：CN201880098434.6
申请日：2018-10-25
Applicant: 三菱电机株式会社
IPC: H01L29/78 , H01L21/336 , H01L29/12
Abstract: 本发明所涉及的半导体装置具有具备第1主面的半导体区域(40)，半导体区域(40)具备：n型柱体层(13)及p型柱体层(14)，沿着第1主面交替设置；p型的第1阱层(21)，设置于n型柱体层(13)内且n型柱体层(13)的上表面；n型的第1源极(22)层，设置于第1阱层(21)内且第1阱层的上表面；第1侧面绝缘层(35)，设置于在n型柱体层(13)和p型柱体层(14)的边界设置的第1沟槽(74)内的侧面，与第1阱层(21)及第1源极层(22)相接；第1底面绝缘层(36)，设置于第1沟槽(74)内的底面，至少一部分与p型柱体层(14)内相接；以及第1栅极电极(71)，设置于n型沟槽(13)内，隔着第1侧面绝缘层(35)与第1阱层(21)及第1源极层(22)面对，隔着第1底面绝缘层(36)与p型柱体层(14)面对。
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公开(公告)号：CN111133586A
公开(公告)日：2020-05-08
申请号：CN201780094773.2
申请日：2017-10-05
Applicant: 三菱电机株式会社
IPC: H01L29/739 , H01L21/336 , H01L29/12 , H01L29/78
Abstract: 超级结层(90)包括具有第1导电类型的第1柱(3)和具有第2导电类型的第2柱(4)。第1阱(5a)设置于第2柱(4)的各个上，到达第1柱(3)，具有第2导电类型。第1杂质区域(6a)设置于第1阱(5a)的各个上，具有第1导电类型。第2阱(5b)设置于第1柱(3)的各个上，在与半导体层(1)垂直的活性区域的剖面中远离第2柱(4)地配置，具有第2导电类型。第2杂质区域(6b)设置于第2阱(5b)的各个上，具有第1导电类型。
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