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公开(公告)号:CN100582785C
公开(公告)日:2010-01-20
申请号:CN200510129753.3
申请日:2005-12-06
CPC classification number: G01R1/0483 , G01R1/045 , G01R1/0466 , G01R31/2863
Abstract: 本发明公开了一种用于测试半导体封装的连接器及其制造方法。所述连接器采用绝缘硅树脂粉末和导电粉末的混合物制成。所述连接器包括由绝缘硅树脂粉末形成的连接器主体和一个或多个优选规则排列的导电硅树脂元件制成,该元件通过将导电粉末迁移到连接器相应于半导体封装的焊料球的位置而形成。导电硅树脂元件包括形成为靠近连接器主体上表面并从其突出的高密度导电硅树脂部分和在该高密度导电硅树脂部分下面基本垂直对准的低密度导电硅树脂部分,该低密度导电硅树脂部分具有从连接器主体下表面暴露的下表面。
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公开(公告)号:CN1808125A
公开(公告)日:2006-07-26
申请号:CN200510129753.3
申请日:2005-12-06
CPC classification number: G01R1/0483 , G01R1/045 , G01R1/0466 , G01R31/2863
Abstract: 本发明公开了一种用于测试半导体封装的连接器及其制造方法。所述连接器采用绝缘硅树脂粉末和导电粉末的混合物制成。所述连接器包括由绝缘硅树脂粉末形成的连接器主体和一个或多个优选规则排列的导电硅树脂元件制成,该元件通过将导电粉末迁移到连接器相应于半导体封装的焊料球的位置而形成。导电硅树脂元件包括形成为靠近连接器主体上表面并从其突出的高密度导电硅树脂部分和在该高密度导电硅树脂部分下面基本垂直对准的低密度导电硅树脂部分,该低密度导电硅树脂部分具有从连接器主体下表面暴露的下表面。
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公开(公告)号:CN1204127A
公开(公告)日:1999-01-06
申请号:CN97122115.4
申请日:1997-11-13
Applicant: 三星电子株式会社
IPC: G11C29/00
CPC classification number: G11C29/14
Abstract: 本发明提供了对移位和选通信号的限制条件,将选通信号传输到比较器的传输延迟时间,定义为静区时间。当选通信号处于当前检测周期之内时,读出周期的移位信号必须等于或小于下一个写入周期的WE/的开始点,写入周期的移位信号必须等于或早于下一个读出周期的OE/的开始点。当该选通信号处于检测周期之外时,最大移位时钟必须符合‘下一个周期-静区’的条件,最小移位时钟必须符合‘检测周期+移位时钟≥选通信号+静区’的条件。
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公开(公告)号:CN100380656C
公开(公告)日:2008-04-09
申请号:CN200510076264.6
申请日:2005-04-21
Applicant: 三星电子株式会社
IPC: H01L23/525 , H01L21/768
CPC classification number: H01L23/5258 , H01L2924/0002 , H01L2924/00
Abstract: 公开了一种熔丝区域及其制造方法。熔丝区域可以包括在衬底上形成的层间绝缘层,排列在层间绝缘层上的多个熔丝,以及位于熔丝之间的熔丝隔离壁,其中每一个熔丝隔离壁都可以包括下熔丝隔离图案和上熔丝隔离图案。
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公开(公告)号:CN1118071C
公开(公告)日:2003-08-13
申请号:CN97122115.4
申请日:1997-11-13
Applicant: 三星电子株式会社
IPC: G11C29/00
CPC classification number: G11C29/14
Abstract: 本发明提供了对移位和选通信号的限制条件,将选通信号传输到比较器的传输延迟时间,定义为静区时间。当选通信号处于当前检测周期之内时,读出周期的移位信号必须等于或小于下一个写入周期的WE/的开始点,写入周期的移位信号必须等于或早于下一个读出周期的OE/的开始点。当该选通信号处于检测周期之外时,最大移位时钟必须符合“下一个周期-静区”的条件,最小移位时钟必须符合“检测周期+移位时钟≥选通信号+静区”的条件。
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公开(公告)号:CN1691322A
公开(公告)日:2005-11-02
申请号:CN200510076264.6
申请日:2005-04-21
Applicant: 三星电子株式会社
IPC: H01L23/525 , H01L21/768
CPC classification number: H01L23/5258 , H01L2924/0002 , H01L2924/00
Abstract: 公开了一种熔丝区域及其制造方法。熔丝区域可以包括在衬底上形成的层间绝缘层,排列在层间绝缘层上的多个熔丝,以及位于熔丝之间的熔丝隔离壁,其中每一个熔丝隔离壁都可以包括下和上熔丝隔离图案。
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