公开(公告)号：CN100417029C

公开(公告)日：2008-09-03

申请号：CN03103339.3

申请日：2003-01-23

Applicant: 三星电子株式会社

Inventor： 金支英 ,  李宰烨

IPC: H03M9/00 ,  H04L7/00

CPC classification number: H03M9/00

Abstract: 提供具有加大建立和保持时间的容限的串行器-解串器电路。该电路包括：数据变形控制电路，响应基准时钟信号，接收第一时钟信号和数据信号，延迟数据信号，输出延迟的数据信号；锁存电路，响应基准时钟信号，锁存并输出延迟的数据信号。串行转换器电路响应基准时钟信号接收并串行化锁存电路的输出信号以输出串行数据；及串行转换器电路和锁相回路。PLL响应外部基准时钟信号产生基准时钟信号。串行器-解串器电路不用第一时钟信号，而用振荡器产生的带小抖动的信号作为至PLL的输入时钟，从而产生不带噪声的基准时钟信号，改善串行器-解串器电路的操作。将从PLL输出的基准时钟信号锁定到数据信号，以加大数据信号锁存操作期间的建立和保持时间的容限。

公开(公告)号：CN118606263A

公开(公告)日：2024-09-06

申请号：CN202410255003.3

申请日：2024-03-06

Applicant: 三星电子株式会社

Inventor： 宋镐彬 ,  李柱允 ,  金支英 ,  朴宰贤 ,  李受恩 ,  黄寅植

IPC: G06F15/78 ,  G06F13/42

Abstract: 一种片上系统，包括：时钟生成电路，被配置为生成第一相位的参考时钟；发送电路，包括串行器，串行器被配置为根据第一相位的参考时钟对数据进行串行化；接收电路，包括时钟数据恢复(CDR)电路，CDR电路被配置为接收串行化数据并且生成第一恢复时钟和恢复数据；以及内置自测试(BIST)电路，包括CDR性能监控电路，CDR性能监控电路被配置为生成提供给延迟控制器的控制信号，延迟控制器被配置为将时钟信号延迟预设相位差，并且延迟控制器被配置为响应于控制信号而将时钟信号延迟预设相位差，并且将延迟的时钟信号提供给发送电路。

公开(公告)号：CN1449119A

公开(公告)日：2003-10-15

申请号：CN03103339.3

申请日：2003-01-23

Applicant: 三星电子株式会社

Inventor： 金支英 ,  李宰烨

IPC: H03M9/00 ,  H04L7/00

CPC classification number: H03M9/00

Abstract: 提供具有加大建立和保持时间的容限的串行器－解串器电路。该电路包括：数据变形控制电路，响应基准时钟信号，接收第一时钟信号和数据信号，延迟数据信号，输出延迟的数据信号；锁存电路，响应基准时钟信号，锁存并输出延迟的数据信号。串行转换器电路响应基准时钟信号接收并串行化锁存电路的输出信号以输出串行数据；及串行转换器电路和锁相回路。PLL响应外部基准时钟信号产生基准时钟信号。串行器－解串器电路不用第一时钟信号，而用振荡器产生的带小抖动的信号作为至PLL的输入时钟，从而产生不带噪声的基准时钟信号，改善串行器－解串器电路的操作。将从PLL输出的基准时钟信号锁定到数据信号，以加大数据信号锁存操作期间的建立和保持时间的容限。

公开(公告)号：CN116192574A

公开(公告)日：2023-05-30

申请号：CN202211491314.7

申请日：2022-11-25

Applicant: 三星电子株式会社

Inventor： 李玹周 ,  金支英 ,  朴宰贤 ,  孙世煜 ,  李受恩 ,  崔东哲

IPC: H04L25/03

Abstract: 一种半导体装置包括：数据采样器，其被配置为接收具有第一频率的数据信号并且以具有高于第一频率的第二频率的时钟信号对数据信号进行采样，输出与数据信号的单位间隔对应的时间的数据；错误采样器，其被配置为以具有第二频率并且相位与时钟信号的相位不同的错误时钟信号对数据信号进行采样，输出与单位间隔对应的时间的多条错误数据；以及眼开度监测(EOM)电路，其被配置为比较数据与多条错误数据中的每一条以获得单位间隔中的数据信号的眼图。