公开(公告)号：CN117596877A

公开(公告)日：2024-02-23

申请号：CN202310981708.9

申请日：2023-08-04

Applicant: 三星电子株式会社

Inventor： 朴佑濬 ,  金坰显 ,  朴建雨 ,  梁准烈 ,  李东禹 ,  洪祥赫

IPC: H10B41/27 ,  H10B41/35 ,  H10B41/50 ,  H10B43/27 ,  H10B43/35 ,  H10B43/50 ,  H10B43/40 ,  H10B41/41 ,  H10B80/00

Abstract: 一种非易失性存储器件，包括：衬底；模制结构，包括堆叠在衬底上的栅电极和与栅电极交替堆叠的模制绝缘层；单元接触部，在衬底上，其中，单元接触部电连接到栅电极中的选择栅电极，并且不电连接到栅电极中的非选择栅电极；绝缘环，在衬底上，其中，绝缘环在非选择栅电极与单元接触部的侧壁之间，并与非选择栅电极接触；以及高介电常数层，在栅电极和模制绝缘层中的相应栅电极和模制绝缘层之间，其中，绝缘环包括第一部分和第二部分，第一部分在竖直方向上与高介电常数层重叠，第二部分在竖直方向上不与高介电常数层重叠。

公开(公告)号：CN106128958A

公开(公告)日：2016-11-16

申请号：CN201610293686.7

申请日：2016-05-05

Applicant: 三星电子株式会社

Inventor： 李在焕 ,  金相秀 ,  洪祥赫 ,  河承模

IPC: H01L21/336

CPC classification number: H01L29/66795 ,  H01L29/0847 ,  H01L29/66545

Abstract: 一种制造半导体器件的方法包括：形成从衬底突出的有源图案；在所述有源图案上形成衬里层；在所述衬里层上形成与所述有源图案交叉的牺牲栅极图案；在所述有源图案上以及在所述牺牲栅极图案的两侧形成源极/漏极区；形成层间绝缘层以覆盖所述源极/漏极区；在所述层间绝缘层上形成多个封盖绝缘图案，以暴露所述牺牲栅极图案；以及通过使用所述封盖绝缘图案作为刻蚀掩模的刻蚀工艺去除所述牺牲栅极图案和所述衬里层，以形成暴露所述有源图案的间隙区。所述有源图案包括具有比所述衬底的晶格常数大的晶格常数的材料，并且所述封盖绝缘图案包括相对于所述衬里层具有刻蚀选择性的材料。

公开(公告)号：CN106128958B

公开(公告)日：2021-06-11

申请号：CN201610293686.7

申请日：2016-05-05

Applicant: 三星电子株式会社

Inventor： 李在焕 ,  金相秀 ,  洪祥赫 ,  河承模

IPC: H01L21/336

Abstract: 一种制造半导体器件的方法包括：形成从衬底突出的有源图案；在所述有源图案上形成衬里层；在所述衬里层上形成与所述有源图案交叉的牺牲栅极图案；在所述有源图案上以及在所述牺牲栅极图案的两侧形成源极/漏极区；形成层间绝缘层以覆盖所述源极/漏极区；在所述层间绝缘层上形成多个封盖绝缘图案，以暴露所述牺牲栅极图案；以及通过使用所述封盖绝缘图案作为刻蚀掩模的刻蚀工艺去除所述牺牲栅极图案和所述衬里层，以形成暴露所述有源图案的间隙区。所述有源图案包括具有比所述衬底的晶格常数大的晶格常数的材料，并且所述封盖绝缘图案包括相对于所述衬里层具有刻蚀选择性的材料。