制造集成电路器件的方法

    公开(公告)号:CN106409909B

    公开(公告)日:2021-05-18

    申请号:CN201610617613.9

    申请日:2016-07-29

    Abstract: 本公开涉及制造集成电路器件的方法。一种集成电路器件可以包括覆盖鳍形有源区的顶表面和彼此对立的侧壁的栅绝缘层、覆盖栅绝缘层的栅电极、以及沿鳍形有源区和栅绝缘层之间的界面设置的氢原子层。一种制造集成电路器件的方法可以包括:形成覆盖初步鳍形有源区的下部的绝缘层;通过在氢气氛中退火初步鳍形有源区的上部形成鳍形有源区,该鳍形有源区具有平滑度增大的外表面;以及形成覆盖鳍形有源区的外表面的氢原子层。栅绝缘层和栅电极可以被形成为覆盖鳍形有源区的顶表面和彼此对立的侧壁。

    半导体器件
    3.
    发明公开
    半导体器件 审中-实审

    公开(公告)号:CN114678346A

    公开(公告)日:2022-06-28

    申请号:CN202111375811.6

    申请日:2021-11-19

    Abstract: 公开一种半导体器件,该半导体器件包括:基板;在基板上的第一层间电介质层;在第一层间电介质层中的多个第一通路;在第一层间电介质层上的第二层间电介质层;以及在第二层间电介质层中的第一电源线和第一下部线,电连接到第一通路中的相应的第一通路。第一电源线的在第一方向上的第一宽度大于第一下部线的在第一方向上的第二宽度。第一电源线包括第一金属材料。第一下部线包括第二金属材料。第一通路包括第三金属材料。第一金属材料、第二金属材料和第三金属材料彼此不同。

    半导体装置
    4.
    发明公开
    半导体装置 审中-实审

    公开(公告)号:CN113937088A

    公开(公告)日:2022-01-14

    申请号:CN202110690120.9

    申请日:2021-06-22

    Abstract: 公开了一种半导体装置。所述半导体装置包括:第一级布线,设置在第一金属级处,并且包括第一线布线、第一绝缘盖膜和第一侧壁石墨烯膜,第一绝缘盖膜沿着第一线布线的上表面延伸,并且第一侧壁石墨烯膜沿着第一线布线的侧壁延伸;层间绝缘膜,覆盖第一线布线的侧壁和第一绝缘盖膜的侧壁;以及第二级布线,设置在比第一金属级高的第二金属级处,并且包括连接到第一线布线的第二过孔和连接到第二过孔的第二线布线,其中,第二过孔穿透第一绝缘盖膜。

    形成半导体器件的方法
    5.
    发明公开

    公开(公告)号:CN106486353A

    公开(公告)日:2017-03-08

    申请号:CN201610720818.X

    申请日:2016-08-24

    Abstract: 本公开涉及形成半导体器件的方法。一种形成半导体器件的方法,包括:在有源图案上形成牺牲栅图案;在牺牲栅图案的彼此对立的侧壁上形成间隔物;在有源图案和间隔物上形成层间绝缘层;去除牺牲栅图案以形成暴露有源图案的区域的栅沟槽;在有源图案的由栅沟槽暴露的区域上形成栅电介质层;在小于1atm的压强执行第一热处理以去除层间绝缘层中的杂质;在比第一热处理的温度高的温度对栅电介质层执行第二热处理;以及在栅沟槽中形成栅电极。

    集成电路器件
    6.
    发明公开
    集成电路器件 审中-实审

    公开(公告)号:CN116113235A

    公开(公告)日:2023-05-12

    申请号:CN202211400479.9

    申请日:2022-11-09

    Abstract: 根据本发明构思的集成电路器件可以包括嵌入在基板中的多个栅极结构、在所述多个栅极结构之间在基板上的直接接触、以及在直接接触上的位线电极层。位线电极层具有约10nm至30nm的厚度。位线电极层可以包括钼钨(MoW)合金,该MoW合金包括约25at%到约75at%的范围内的钼(Mo)。

    形成半导体器件的方法
    7.
    发明授权

    公开(公告)号:CN106486353B

    公开(公告)日:2020-02-14

    申请号:CN201610720818.X

    申请日:2016-08-24

    Abstract: 本公开涉及形成半导体器件的方法。一种形成半导体器件的方法,包括:在有源图案上形成牺牲栅图案;在牺牲栅图案的彼此对立的侧壁上形成间隔物;在有源图案和间隔物上形成层间绝缘层;去除牺牲栅图案以形成暴露有源图案的区域的栅沟槽;在有源图案的由栅沟槽暴露的区域上形成栅电介质层;在小于1atm的压强执行第一热处理以去除层间绝缘层中的杂质;在比第一热处理的温度高的温度对栅电介质层执行第二热处理;以及在栅沟槽中形成栅电极。

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