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Patent Agency Ranking
公开(公告)号：CN110875067B
公开(公告)日：2024-06-18
申请号：CN201910232126.4
申请日：2019-03-26
Applicant: 三星电子株式会社
Inventor： 安库尔·古普塔 , 阿布希舍克·克萨尔瓦尼 , 帕文德·库马尔·拉纳 , 玛尼诗·钱德拉·乔希 , 拉瓦·库马尔·普勒鲁图
Abstract: 提供一种基于鳍式场效应晶体管的存储器中执行解码的方法和系统。一种基于鳍式场效应晶体管(fin‑FET)的片上系统(SoC)存储器，包括：控制块、多个第一逻辑门和多个行解码器。控制块包括：时钟生成器电路，生成内部时钟信号；全局驱动电路，连接到时钟生成器电路并驱动全局时钟信号。每个行解码器包括：第二逻辑门，经由多个输入端子接收多个高阶非钟控地址信号；传输门，将全局时钟信号和多个高阶非钟控地址信号进行组合；多个第三逻辑门，接收多个低阶非钟控地址信号和多个高阶钟控地址信号，并输出组合的低阶地址和高阶地址以及全局时钟信号；多个电平移位器电路，接收输出；多个字线驱动器电路，基于所述多个电平移位器电路的输出生成多条字线。
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公开(公告)号：CN110875067A
公开(公告)日：2020-03-10
申请号：CN201910232126.4
申请日：2019-03-26
Applicant: 三星电子株式会社
Inventor： 安库尔·古普塔 , 阿布希舍克·克萨尔瓦尼 , 帕文德·库马尔·拉纳 , 玛尼诗·钱德拉·乔希 , 拉瓦·库马尔·普勒鲁图
Abstract: 提供一种基于鳍式场效应晶体管的存储器中执行解码的方法和系统。一种基于鳍式场效应晶体管(fin-FET)的片上系统(SoC)存储器，包括：控制块、多个第一逻辑门和多个行解码器。控制块包括：时钟生成器电路，生成内部时钟信号；全局驱动电路，连接到时钟生成器电路并驱动全局时钟信号。每个行解码器包括：第二逻辑门，经由多个输入端子接收多个高阶非钟控地址信号；传输门，将全局时钟信号和多个高阶非钟控地址信号进行组合；多个第三逻辑门，接收多个低阶非钟控地址信号和多个高阶钟控地址信号，并输出组合的低阶地址和高阶地址以及全局时钟信号；多个电平移位器电路，接收输出；多个字线驱动器电路，基于所述多个电平移位器电路的输出生成多条字线。
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公开(公告)号：CN108305649B
公开(公告)日：2023-07-11
申请号：CN201810035348.2
申请日：2018-01-15
Applicant: 三星电子株式会社
Inventor： 玛尼诗·钱德拉·乔希 , 帕文德·库马尔·拉纳 , 阿卡什·库马尔·古普塔
Abstract: 提供了一种为阵列和外围信号提供信号缓冲方案的存储器及操作方法。存储器包括多列存储器单元、控制电路和控制逻辑单元。多列存储器单元可以经由局部控制线连接到局部阵列信号生成器，局部控制线经由用于接收阵列信号的全局控制线来连接到全局阵列信号生成器。控制电路可以连接到用于提供外围信号的存储器单元。控制逻辑单元可以通过分级结构的全局控制线和局部控制线来连接到存储器单元。控制逻辑单元可以被配置为向全局控制线和局部控制线提供具有相同极性的阵列信号和外围信号。
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公开(公告)号：CN110798179A
公开(公告)日：2020-02-14
申请号：CN201811404114.7
申请日：2018-11-23
Applicant: 三星电子株式会社
Inventor： 希亚姆·阿加瓦尔 , 桑迪·B·V , 舍特·Y·科赫雷卡尔 , 阿布舍克·高希 , 帕文德·库马尔·拉纳 , 罗希特·比什特
Abstract: 提供了一种具有低时钟耗散功率的D触发器，所述D触发器包括：主块，被配置为基于时钟信号、D的输入值和D的反相值在时钟信号的上升沿和下降沿中的一个处锁存D的输入值；从块，被配置为基于时钟信号在时钟信号的下降沿和上升沿中的另一个处传播D的输入值。
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公开(公告)号：CN108305649A
公开(公告)日：2018-07-20
申请号：CN201810035348.2
申请日：2018-01-15
Applicant: 三星电子株式会社
Inventor： 玛尼诗·钱德拉·乔希 , 帕文德·库马尔·拉纳 , 阿卡什·库马尔·古普塔
CPC classification number: G11C8/00 , G11C5/063 , G11C7/02 , G11C7/1051 , G11C7/1078 , G11C7/18 , G11C7/22 , G11C8/14 , G11C8/12 , G11C8/08
Abstract: 提供了一种为阵列和外围信号提供信号缓冲方案的存储器及操作方法。存储器包括多列存储器单元、控制电路和控制逻辑单元。多列存储器单元可以经由局部控制线连接到局部阵列信号生成器，局部控制线经由用于接收阵列信号的全局控制线来连接到全局阵列信号生成器。控制电路可以连接到用于提供外围信号的存储器单元。控制逻辑单元可以通过分级结构的全局控制线和局部控制线来连接到存储器单元。控制逻辑单元可以被配置为向全局控制线和局部控制线提供具有相同极性的阵列信号和外围信号。
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