公开(公告)号：CN119829894A

公开(公告)日：2025-04-15

申请号：CN202411804992.3

申请日：2024-12-09

Applicant: 北京中电华大电子设计有限责任公司

Inventor： 叶茵 ,  闫志锋 ,  王昕

IPC: G06F17/15

Abstract: 本说明书一个或多个实施例提供了一种AI计算方法及系统。该方法利用设定短指令集实现卷积运算，所述方法包括：利用多个通用寄存器并行加载特征图中局部区域的各个数据；利用多个参数寄存器加载网络参数；分别将每个参数寄存器中的数据，并行与相应位置的通用寄存器中的数据相乘，并将相乘结果分别加载在不同的累加寄存器中，所述累加寄存器对于所加载的数据进行累加，所述相应位置是利用滑窗执行卷积过程中与网络参数进行乘累加的位置；根据所述累加寄存器中累加的结果生成输出特征图中的对应元素。该方案在保留通用处理器的灵活可配置优势的基础上，在硬件上加速AI计算，同时降低了硬件开销。

公开(公告)号：CN119358475A

公开(公告)日：2025-01-24

申请号：CN202411397671.6

申请日：2024-10-08

Applicant: 北京中电华大电子设计有限责任公司

Inventor： 王曙光 ,  冯俊杰 ,  张晓冰

IPC: G06F30/33

Abstract: 本发明涉及芯片验证技术领域，公开了一种基于自体信箱机制的SOC芯片仿真验证方法及装置，方法包括：获取SOC芯片中各存储单元的状态，并根据各存储单元的状态确定空闲存储单元；从空闲存储单元中随机选取至少一个空闲存储单元作为信箱；利用信箱接收和/或发送内部软件程序的运行状态和外部激励的运行状态；根据内部软件程序的运行状态和外部激励的运行状态，对SOC芯片进行仿真验证。本发明利用SOC芯片自身空闲存储单元作为信箱，无需增加芯片面积，使SOC芯片的内部软件程序与外部激励互相通信，在内部软件程序与外部激励相互配合场景需求下，实现对SOC芯片的仿真验证。

公开(公告)号：CN119127496A

公开(公告)日：2024-12-13

申请号：CN202411201894.0

申请日：2024-08-29

Applicant: 北京中电华大电子设计有限责任公司

Inventor： 高景阳 ,  毛云娟 ,  刘宏梅

IPC: G06F9/50

Abstract: 本发明公开了一种应用程序管理方法、装置、电子设备、终端、介质及产品。该方法包括：响应于指定逻辑通道被打开，控制被选择应用程序在指定逻辑通道内激活运行；为被选择应用程序分配临时动态变量数据空间；响应于指定逻辑通道被关闭，检测在当前处于打开状态的各逻辑通道中是否运行有隶属于被选择应用程序所属的目标应用模块的其他应用程序；若是，则继续保留所述临时动态变量数据空间；否则，释放为所述被选择应用程序分配的临时动态变量数据空间。本发明实施例的技术方案以逻辑通道为主体进行运行管理，基于逻辑通道对当前运行的应用程序进行临时动态变量数据空间的分配和释放，可以对操作系统中同时运行的各应用程序进行高效、便捷的管理。

公开(公告)号：CN119127396A

公开(公告)日：2024-12-13

申请号：CN202411199692.7

申请日：2024-08-29

Applicant: 北京中电华大电子设计有限责任公司

Inventor： 毛云娟 ,  刘宏梅 ,  高景阳

IPC: G06F9/455

Abstract: 本申请实施例公开了一种字节码执行方法、装置、电子设备、终端、介质及程序，字节码执行方法包括：响应于目标函数被调用，生成所述目标函数在虚拟机栈中对应的栈帧结构；其中，所述虚拟机栈包括局部变量区、操作数栈以及帧上下文，或，所述虚拟机栈包括局部变量区和操作数栈；根据所述目标函数的栈帧结构依次执行所述目标函数编译形成的字节码。本申请实施例的技术方案提高了虚拟机栈结构的简洁性和读写操作的便捷性，能够降低虚拟机内存空间占用，从而提高虚拟机内存空间利用率和虚拟机的读写性能，并提高虚拟机字节码解释执行的效率。

公开(公告)号：CN119127074A

公开(公告)日：2024-12-13

申请号：CN202411198412.0

申请日：2024-08-29

Applicant: 北京中电华大电子设计有限责任公司

Inventor： 刘宏梅 ,  高景阳 ,  毛云娟

IPC: G06F3/06 ,  G06F9/455

Abstract: 本发明公开了一种引用数据的构建及引用数据的访问方法。该引用数据的构建方法包括：响应于引用数据创建指令，创建得到引用数据；构建与引用数据对应的数据属性信息，并将数据属性信息和引用数据共同存储至设定存储区中；将数据属性信息的物理地址写入至引用数据表中，获取数据属性信息在引用数据表中的索引；将该索引生成引用，作为对引用数据创建指令的响应结果，后续可通过引用或指针取*对该引用数据进行访问。本发明实施例的技术方案提出了一种新型的，同样用于存储数据的内存地址的引用数据，基于该引用，在达到与指针类似的内存数据访问效果的同时，提高了内存数据访问的灵活性和安全性。

公开(公告)号：CN119125841A

公开(公告)日：2024-12-13

申请号：CN202411252722.6

申请日：2024-09-06

Applicant: 北京中电华大电子设计有限责任公司

Inventor： 杜新 ,  张楠 ,  王西国

IPC: G01R31/28

Abstract: 本申请提供了一种芯片闩锁效应测试系统、方法、电子设备及存储介质，该测试系统包括：电路基板、固定结构、测试结构、供电单元、激励源以及温度报警单元，在进行芯片闩锁效应测试时，由激励源通过测试结构向待测芯片提供激励信号，温度报警单元监测待测芯片的封装体温度并与预定温度进行比较，以根据比较结果指示在当前的激励信号的作用下待测芯片是否存在闩锁效应。本申请基于芯片在发生闩锁效应时的温度变化来进行芯片闩锁效应测试，能够对不同封装类型的芯片是否存在闩锁效应进行准确的定位和分析，测试的时间和成本较低，测试效果明显且不受场地约束。

公开(公告)号：CN119094515A

公开(公告)日：2024-12-06

申请号：CN202411198409.9

申请日：2024-08-29

Applicant: 北京中电华大电子设计有限责任公司

Inventor： 高景阳

IPC: H04L67/06 ,  H04L67/565

Abstract: 本申请实施例公开了一种二进制可加载文件下载方法、装置、设备及介质，包括：获取程序源码经编译后生成的二进制中间文件，以及二进制中间文件所导入模块的二进制链接文件；根据二进制链接文件，将二进制中间文件转换为二进制可加载文件；响应于下载命令流，将所述二进制可加载文件下载至资源受限设备，得到二进制执行文件；其中，二进制可加载文件中包括：首段、函数段、全局段以及代码段。本申请实施例的技术方案可以提高资源受限设备中WebAssembly模块的下载和执行效率，降低设备的资源消耗。

公开(公告)号：CN118917329A

公开(公告)日：2024-11-08

申请号：CN202411044724.6

申请日：2024-07-31

Applicant: 北京中电华大电子设计有限责任公司

Inventor： 张磊 ,  张楠 ,  常峰

IPC: G06K7/00

Abstract: 本发明公开了一种智能卡测试系统。根据本发明实施例的智能卡测试系统包括安装架；传动杆，传动杆安装在安装架上，传动杆的第一端用于安装待测试的智能卡；驱动装置，驱动装置与传动杆的第二端相连接，其中，安装架包括多个安装位置，多个安装位置包括第一安装位置和第二安装位置；传动杆安装在第一安装位置时，传动杆与安装架接触的位置介于第一端和第二端之间，驱动装置驱动传动杆移动以使待测试的智能卡在第一范围内移动；传动杆安装在第二安装位置时，传动杆与安装架接触的位置介于第一端和第二端之间，驱动装置驱动传动杆移动以使待测试的智能卡在第二范围内移动。根据本发明实施例的智能卡测试系统，能够实现智能卡测试的标准化。

公开(公告)号：CN118626298A

公开(公告)日：2024-09-10

申请号：CN202410763214.8

申请日：2024-06-13

Applicant: 北京中电华大电子设计有限责任公司

Inventor： 郝玮琳 ,  刘宏梅 ,  高景阳

IPC: G06F11/07 ,  G06F11/30

Abstract: 本说明书公开了一种代码异常处理的方法及装置。在WebAssembly字节码中设置了与至少一个异常监控区域对应的自定义的异常处理代码段。虚拟机可以执行与应用代码对应的WebAssembly字节码。然后，按照与至少一个异常监控区域对应的代码段在WebAssembly字节码中的执行顺序，将至少一个异常监控区域起始的代码段信息，依次存储到预设存储结构中。最后，响应于任一异常监控区域出现执行异常，从预设存储结构中确定与该异常监控区域对应的虚拟机栈帧的深度，恢复虚拟机栈帧的深度，并在虚拟机栈帧中压入用于标识执行异常处理代码段的变量，跳转到与该异常监控区域对应的异常处理代码段，对异常进行处理。

公开(公告)号：CN111650493B

公开(公告)日：2024-09-03

申请号：CN202010433749.0

申请日：2020-05-21

Applicant: 北京中电华大电子设计有限责任公司

Inventor： 张洪波

IPC: G01R31/28 ,  G01R31/317 ,  G01R31/3181 ,  G11C29/56

Abstract: 本发明介绍一种支持高低温测试的同测装置，涉及存储器测试技术领域。本发明的同测装置，包括IP功能测试模块、MCU测试主板和IP同测主板3部分。其中IP同测主板，由FPGA测试子板和被测芯片组成。FPGA测试子板中的FPGA芯片，将复杂的被测芯片的并行接口转换为信号个数较少的SPI接口，从而减少MCU测试主板与IP同测主板之间的高速数据排线的线个数。测试时只有IP同测主板放入高低温箱，而MCU测试主板在室温下工作，提升整套装置工作的可靠性。本发明的同测装置，支持数十个芯片的同时进行高低温测试，并支持对测试结果的定位分析，大大降低了测试成本，提升测试效率。