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公开(公告)号：CN115051698A
公开(公告)日：2022-09-13
申请号：CN202210695673.8
申请日：2022-06-20
Applicant: 安徽大学
IPC: H03K17/28 , H03K17/687
Abstract: 本发明涉及适用于低功耗芯片的延时电路、模块、芯片及延时方法。延时电路包括：缓冲器、级联的N个延时单元、N个漏电单元、N个负载电容。延时单元包括PMOS管PM1和NMOS管NM1，漏电单元包括PMOS管PM5。PM1的栅极和NM1的栅极连接并作为延时单元的输入端，PM1的源极和PM5的栅极连接，NM1的源极、负载电容的下极板和PM5的漏极连接，PM1的漏极、NM1的漏极、PM5的源极和负载电容的上极板连接作为延单元的输出端，缓冲器的输入端连接位于末级的延时单元的输出端。本发明在电压源上电或下电时，通过漏电单元自适应地及时将多余电荷泄放，从而保证正确的延时功能和延时大小。
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公开(公告)号：CN110941185B
公开(公告)日：2022-06-07
申请号：CN201911326403.4
申请日：2019-12-20
Applicant: 安徽大学
IPC: G05B13/04
Abstract: 本发明公开了一种用于二值神经网络的双字线6TSRAM单元电路，其中：PMOS晶体管M1和M2为预充电管，M1和M2的源极共同接到电源Vdd，M1的漏级接在位线BLB上，M2的漏级接在位线BL上；且M1和M2的栅极共同连接到控制端sw2；PMOS晶体管M3为一列6TSRAM单元阵列共用的平衡电压管，M3的源级、漏级分别与位线BLB、BL相连接，用于平衡两条位线BL和BLB上面的电压；且M3的栅极连接到控制端sw1；电容C0和C1为位线BLB和BL上的寄生电容。该电路结构减少了面积和功耗，改善了线性度，同时将模拟域的运算与数字域的运算相结合，减少了模拟域的计算量与电路的复杂性。
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公开(公告)号：CN114360595A
公开(公告)日：2022-04-15
申请号：CN202111390098.2
申请日：2021-11-22
Applicant: 安徽大学 , 合肥市微电子研究院有限公司
Abstract: 本发明公开了一种基于8T SRAM内存内行列双向的减法计算电路结构，包括：整体时序控制模块、行地址译码模块、列地址译码模块、行字线选择模块、列字线选择模块、SRAM存储阵列、行输出模块和列输出模块；行地址译码模块与行字线选择模块相连，列地址译码模块与列字线选择模块相连，行字线选择模块、列字线选择模块、行输出模块和列输出模块分别与SRAM存储阵列相连；通过调整8管SRAM单元的字线传输管的宽长比控制单元权重，实现减法计算。本发明可以实现8T SRAM内存内的行减法和列减法计算，减少了传输过程的消耗，使功耗大幅降低，而且能够在减法计算时使所有SRAM单元的字线同时开启并行计算，大大提高了计算时数据的吞吐率。
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公开(公告)号：CN113658628A
公开(公告)日：2021-11-16
申请号：CN202110846566.6
申请日：2021-07-26
Applicant: 安徽大学 , 合肥市微电子研究院有限公司
Abstract: 本发明公开了一种用于DRAM非易失存内计算的电路，包括以3T1R1C单元为基本单元设置的N行N列内存单元阵列、N个NMOS管和2N个PMOS管构成的开关组、N个存储电容构成的存储共享电容组，每一列进行单独的逻辑与运算累加，再将结果共享到每一列总线上的存储电容上进行量化；基于该电路，根据3T1R1C单元中电容写入的一位二进制数，在掉电前，将数据转换成RRAM的阻态保存下来；在上电后，再根据RRAM阻态的不同，由源极线SL通过RRAM向3T1R1C单元中的电容恢复相应的数据。利用该电路能够实现正确的逻辑与运算以及结果的累加量化、完成DRAM掉电前的数据恢复、同时能够保证在上电时向电容中恢复数据。
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公开(公告)号：CN110491424B
公开(公告)日：2021-07-27
申请号：CN201910635294.8
申请日：2019-07-15
Applicant: 安徽大学
IPC: G11C7/12 , G11C8/08 , G11C11/418 , G11C11/419
Abstract: 本发明公开了一种延时链多行读取阵列和补偿电路结构，所述电路结构包括延时链电路信号产生电路、6T单元阵列电路和电流镜补偿电路，其中：PMOSFET晶体管M0的源极接VDD，漏极与PMOSFET晶体管M1的漏极连接，栅极连接控制信号WLB3，WLB3信号是由延时链电路信号产生电路产生的控制信号8T、4T、2T、1T中的8T控制信号；PMOSFET晶体管M1的源极连接NMOSFET晶体管M2的漏极和栅极，并和NMOSFET晶体管M3的栅极连接；PMOSFET晶体管M1的栅极连接至BLB；NMOSFET晶体管M2的源极连接地；NMOSFET晶体管M3的漏极连接BLB，且该NMOSFET晶体管M3的源极连接地；利用WLB3信号和PMOSFET晶体管来控制所述电流镜补偿电路的开启，位线(BLB)通过复制的电流通路放电，从而达到补偿的目的。
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公开(公告)号：CN110379449B
公开(公告)日：2021-04-30
申请号：CN201910599805.5
申请日：2019-07-04
Applicant: 安徽大学
IPC: G11C11/412 , G11C11/417
Abstract: 本发明公开了一种具有高写裕度的10T TFET与MOSFET器件混合型SRAM单元电路，其整体结构采用了读写分离的方式，单元电路的主体采用TFET器件，传输管部分采用了TFET器件与MOSFET器件组合方式，既克服了堆叠TFET传输能力弱的缺点，又避免了TFET器件作SRAM单元传输管时出现的P‑I‑N正偏电流问题。提高了单元的写能力，降低了单元的静态功耗。
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公开(公告)号：CN112509621A
公开(公告)日：2021-03-16
申请号：CN202011377385.5
申请日：2020-11-30
Applicant: 安徽大学
IPC: G11C11/412 , G11C11/419
Abstract: 本发明公开了一种MOSFET‑TFET混合型11T SRAM单元电路，包括五个NTFET晶体管，四个PTFET晶体管，两个NMOSFET晶体管，其中：电源VDD和PTFET晶体管P3的源极电连接；PTFET晶体管P3的漏极与PFET晶体管P1的源极电连接；PTFET晶体管P2的漏极分别与NTFET晶体管N2的漏极、NMOSFET晶体管N4的漏极、PTFET晶体管P1的栅极、NTFET晶体管N1的栅极、NTFET晶体管N6的栅极电连接；NTFET晶体管N5的源极、NTFET晶体管N6的源极均与GND电连接。上述电路不仅增强了SRAM单元的写能力，而且降低了电路的静态功耗，提高了保持状态下SRAM单元的稳定性。
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公开(公告)号：CN111863053A
公开(公告)日：2020-10-30
申请号：CN202010734507.5
申请日：2020-07-27
Applicant: 安徽大学 , 长鑫存储技术有限公司
Abstract: 本公开提供了一种灵敏放大器、存储器和灵敏放大器的控制方法，涉及半导体存储器技术领域。该灵敏放大器包括：放大模块；偏移电压存储单元，与放大模块电连接，用于在灵敏放大器的偏移消除阶段，存储放大模块的偏移电压；负载补偿单元，与放大模块电连接，用于在灵敏放大器的放大阶段，补偿所述放大模块的负载的差异。本公开可以提高灵敏放大器读取数据的准确性。
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公开(公告)号：CN111863052A
公开(公告)日：2020-10-30
申请号：CN202010734502.2
申请日：2020-07-27
Applicant: 安徽大学 , 长鑫存储技术有限公司
Abstract: 本公开提供了一种灵敏放大器、存储器和灵敏放大器的控制方法，涉及半导体存储器技术领域。该灵敏放大器包括：放大模块，放大模块用于读取第一位线或第二位线上存储单元的数据；第一偏移电压存储单元和第二偏移电压存储单元，分别与放大模块电连接；其中，在读取第一位线上存储单元中数据的情况下，在灵敏放大器的偏移消除阶段，灵敏放大器被配置为将灵敏放大器的偏移电压存储在第一偏移电压存储单元中；在读取第二位线上存储单元中数据的情况下，在灵敏放大器的偏移消除阶段，灵敏放大器被配置为将灵敏放大器的偏移电压存储在第二偏移电压存储单元中。本公开可以实现灵敏放大器的偏移消除。
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公开(公告)号：CN111506293A
公开(公告)日：2020-08-07
申请号：CN202010299256.2
申请日：2020-04-16
Applicant: 安徽大学
IPC: G06F7/535
Abstract: 本发明公开了一种基于SRT算法的高基除法器电路，所述电路包括商值选择模块QCHS，所述商值选择模块QCHS中包含多个数值比较模块，采用数值比较的方法产出指定的商值选择编码，利用该商值选择编码产出指定的商值和过程余数，其中的过程余数用于下一次迭代运算的执行，直至产出所有商值和最终余数。上述电路采用迭代循环思想，同时采用相对较高基值产出多位商值，以减少迭代周期数，同时优化迭代电路，减少单个周期运行时间，从而提高运算性能。
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