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公开(公告)号：CN112924143A
公开(公告)日：2021-06-08
申请号：CN202110134591.1
申请日：2021-01-29
Applicant: 中国科学院微电子研究所
Abstract: 本发明涉及一种光子芯片晶圆级测试装置和方法，属于硅光子与光电子技术领域，解决现有测试方法不能经由端面耦合器件对光学器件进行测试并影响光学器件的尺寸减小的问题。该装置包括待测晶圆和L型透镜光纤，待测晶圆包括：半导体衬底；叠层结构设置在半导体衬底上方；多个沟槽包括第一方向和第二方向的多个平行沟槽，穿透叠层结构并穿过半导体衬底的部分厚度，用于放置L型透镜光纤，待测晶圆经由第一方向和第二方向的多个平行沟槽划分为多个光子芯片，待测光学器件设置在光子芯片中，L型透镜光纤的端部在光子芯片的相对侧处与待测光学器件水平对准，第一方向垂直于第二方向。L型光纤放置于沟槽中以通过水平方向光信号对光学器件进行测试。
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公开(公告)号：CN112731773A
公开(公告)日：2021-04-30
申请号：CN202011623770.3
申请日：2020-12-31
Applicant: 中国科学院微电子研究所
Abstract: 本发明公开了一种电子束曝光机、调焦方法及装置，通过增设光学聚焦测试装置，将探测光照射到所述待曝光样品的当前曝光单元内，并采集所述当前曝光单元对应的反射光图像，然后基于当前曝光单元对应的反射光图像，得到当前曝光单元的位置信息，进而根据该位置信息调整当前曝光单元电子束曝光的焦点位置。这样能够有效地提高电子束曝光机的调焦准确性，有利于减小束斑尺寸，提高电子束曝光的分辨率。
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公开(公告)号：CN112680715A
公开(公告)日：2021-04-20
申请号：CN202011263056.8
申请日：2020-11-12
Applicant: 中国科学院微电子研究所
Abstract: 本发明涉及一种氮化硅膜的生长方法及厚膜氮化硅波导器件的制备方法。氮化硅膜的生长方法：在半导体衬底上生长氧化层；在氧化层上刻蚀出多条深槽，每条深槽底部深入半导体衬底内部，并且多条深槽相交将氧化层分成多个区域；然后在氧化层表面，利用LPCVD方法分多次沉积多层氮化硅膜，多层氮化硅膜堆叠成预设厚度的氮化硅膜，并且多次沉积中除最后一次沉积外，其余每次沉积之后都进行退火处理。氮化硅波导器件的制备方法：采用上述的生长方法生长氮化硅厚膜，制作波导结构，经过后续工艺形成波导器件。本发明以多组相邻深槽作为隔离区，提出了划区域预留氮化硅沉积区域的方法，解决了氮化硅因膜太厚而产生的高应力问题。
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公开(公告)号：CN112462470A
公开(公告)日：2021-03-09
申请号：CN202011167383.3
申请日：2020-10-27
Applicant: 中国科学院微电子研究所
Abstract: 本发明提供了一种利用侧墙转移制作硅基光子器件的方法及硅基光子器件，该方法包括以下步骤：提供绝缘体上硅衬底；在所述绝缘体上硅衬底上至少沉积一层刻蚀停止层；在所述刻蚀停止层上形成凹槽；沉积第一侧墙材料，以在所述凹槽两侧形成第一侧墙；去除所述第一侧墙两侧的刻蚀停止层；沉积第二侧墙材料，以在所述第一侧墙两侧形成第二侧墙；刻蚀去除所述第一侧墙；以第二侧墙为光刻掩膜刻蚀所述绝缘体上硅衬底。该方法采用多次侧墙转移方法形成陡直度好的光栅结构，并可远超过光刻机线宽精度。
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公开(公告)号：CN108198782B
公开(公告)日：2020-07-24
申请号：CN201810118534.2
申请日：2018-02-06
Applicant: 中国科学院微电子研究所
IPC: H01L21/762
Abstract: 本发明提供一种半导体器件的制造方法，在体衬底上的器件区域上形成第一外延层，器件区域的第一外延层中形成有外延柱，并在外延柱和第一外延层上形成第二外延层，而后，去除第一外延层，而后通过氧化工艺，将外延柱充分氧化，同时去除第二外延层的所在位置处的第一外延层和体衬底相对的表面也被氧化，从而在第二外延层和体衬底之间形成埋氧层，之后可以在器件区域的第二外延层上形成所需的器件结构，这样，就在体衬底上实现了SOI器件的制造。该方法通过体衬底形成SOI器件，降低制造成本。
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Patent Agency Ranking
公开(公告)号：CN111048627A
公开(公告)日：2020-04-21
申请号：CN201911368535.3
申请日：2019-12-26
Applicant: 中国科学院微电子研究所
IPC: H01L31/18 , H01L31/105 , H01L31/0352 , H01L31/028
Abstract: 本发明公开了一种半导体器件的制造方法，包括：在SOI衬底的上表面形成第一介质层；采用干法刻蚀工艺对所述第一介质层进行刻蚀，形成第一凹槽，所述第一凹槽的深度小于所述第一介质层的厚度；采用湿法刻蚀工艺对所述第一凹槽的底部进行刻蚀，形成第二凹槽，所述第二凹槽的深度与所述第一凹槽的深度之和等于所述第一介质层的厚度；采用TMAH碱性溶液对所述第二凹槽的底部进行刻蚀，形成第三凹槽；在所述第三凹槽的底部生长探测层；对所述探测层进行表面平坦化处理，使所述探测层的上表面和所述第一介质层的上表面位于同一平面内。本发明提供的半导体器件的制造方法，可以将低温生长、缺陷较多的探测层下移，达到减小硅基光电探测器暗电流的目的。
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公开(公告)号：CN110867428A
公开(公告)日：2020-03-06
申请号：CN201911149972.6
申请日：2019-11-21
Applicant: 中国科学院微电子研究所
Abstract: 本发明提供一种栅格形铜电极结构，包括经光刻刻蚀介质层而形成的栅格，以及被栅格分格形成的栅格形铜电极。本发明利用栅格将特征尺寸大于20微米的铜电极分格形成栅格形铜电极，栅格形铜电极包括若干分格区域，而且分格区域的特征尺寸小于20微米，当实施化学机械抛光工艺时，栅格能够提供避免栅格形铜电极凹陷的支撑，因此，栅格的设置能够避免特征尺寸大于20微米的铜电极在化学机械抛光过程中产生凹陷问题。本发明还提供一种栅格形铜电极结构的制备方法。
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公开(公告)号：CN105428303B
公开(公告)日：2019-06-04
申请号：CN201410478928.0
申请日：2014-09-18
Applicant: 中国科学院微电子研究所
IPC: H01L21/762 , H01L21/28 , H01L27/12
Abstract: 本发明公开了一种半导体器件的制造方法，包括步骤：提供半导体衬底；在衬底中形成背栅掺杂区；在所述衬底上形成第一半导体层和第二半导体层的叠层；在第二半导体层上形成器件结构；刻蚀器件两侧的第二半导体层，以形成刻蚀孔；通过刻蚀孔进行腐蚀至少去除器件结构的栅极下的第一半导体层，以形成空腔；在空腔及刻蚀孔中填充介质材料。本发明可以实现通过体衬底实现绝缘体上硅器件，同时，埋氧层的厚度可以通过形成的第一半导体层的厚度来调节，满足不同器件的需求，工艺简单易行，且易于在衬底中形成掺杂区，以进行背栅阈值电压的调节。
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公开(公告)号：CN104167358B
公开(公告)日：2018-09-18
申请号：CN201310184801.3
申请日：2013-05-17
Applicant: 中国科学院微电子研究所
IPC: H01L21/336 , H01L29/78
Abstract: 本发明公开了一种半导体器件制造方法，包括：提供SOI衬底，包括基底、埋氧层和顶层；在顶层中刻蚀形成栅极沟槽；在栅极沟槽中形成衬垫层和填充层；刻蚀填充层、衬垫层以及顶层，形成暴露埋氧层的开口，开口内的顶层构成有源区，栅极沟槽底部的顶层构成沟道区；在开口中填充绝缘材料形成浅沟槽隔离。依照本发明的半导体器件制造方法，在SOI顶层中刻蚀形成栅极沟槽并限定了下方的沟道区，填充栅极沟槽之后限定有源区和浅沟槽隔离，由此形成了超薄SOI半导体器件，实现了器件的小型化，提高了器件性能。
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公开(公告)号：CN105304629B
公开(公告)日：2018-07-13
申请号：CN201410339866.5
申请日：2014-07-16
Applicant: 中国科学院微电子研究所
IPC: H01L27/088 , H01L29/78 , H01L29/06 , H01L21/8234
Abstract: 本发明提供了一种半导体器件，包括第一器件区域：衬底；第一有源区堆叠，包括衬底上的第一半导体区和其上的第二半导体区，以及空腔，空腔位于第一半导体区的端部、第二半导体区与衬底之间；第一器件，位于第二半导体区之上，且其源漏区位于空腔之上；第二器件区域：衬底；第二有源区堆叠，包括衬底上的第三半导体区和其上的第四半导体区，以及绝缘层，绝缘层位于第三半导体区的端部、第四半导体区与衬底之间；第二器件，位于第四半导体区之上，且其源漏区位于绝缘层之上。该半导体器件具有低成本、漏电小、功耗低、速度快、工艺较为简单且集成度高的特点。
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