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公开(公告)号：CN109889174B
公开(公告)日：2023-05-23
申请号：CN201910126149.7
申请日：2019-02-20
Applicant: 中国科学院微电子研究所
Abstract: 本发明提供了一种谐振器及其制作方法，包括：提供衬底，在衬底上形成至少一个第一凹槽，并在第一凹槽内填充待刻蚀材料；在衬底表面形成压电结构层，压电结构层包括依次位于衬底表面的种子层、下电极、压电层和上电极；对每个压电区四周的压电结构层进行刻蚀形成第二凹槽，每个压电区的压电结构层对应覆盖一个第一凹槽；在第二凹槽内填充待刻蚀材料，并在衬底表面形成与各个压电区的上电极电连接的互连电极；去除待刻蚀材料，在第一凹槽对应的区域形成第一空腔，在第二凹槽对应的区域形成第二空腔。由于每个压电区的压电结构层四周都具有第二空腔，而能量在介质与空气的界面会被反射回来，因此，可以最大程度的减少能量的损失，提升谐振器的Q值。
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公开(公告)号：CN104332399B
公开(公告)日：2018-09-18
申请号：CN201310309151.0
申请日：2013-07-22
Applicant: 中国科学院微电子研究所
IPC: H01L21/311
Abstract: 本发明公开了一种半导体器件制造方法，包括：在衬底上形成半导体器件；在半导体器件上形成保护层，保护层材质为具有张应力的氮化硅；对半导体器件执行退火；采用HF基腐蚀液湿法去除保护层。依照本发明的半导体器件制造方法，通过采用HF湿法腐蚀张应力氮化硅材质的保护层，能避免栅极侧墙和/或硬掩模层的氮化硅受到侵蚀，有效提高器件性能以及可靠性。
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公开(公告)号：CN105489477B
公开(公告)日：2018-09-11
申请号：CN201410479915.5
申请日：2014-09-18
Applicant: 中国科学院微电子研究所
IPC: H01L21/20 , H01L21/762
Abstract: 本发明公开了一种半导体器件的制造方法，包括步骤：提供半导体衬底，所述衬底具有第一区域和第二区域；在所述衬底上形成第一半导体层和第二半导体层的叠层；在第一区域和第二区域的第二半导体层上形成器件结构；刻蚀第一区域的器件结构两侧的第二半导体层，以形成刻蚀孔；通过刻蚀孔腐蚀去除第一区域的至少栅极下的第一半导体层，以形成空腔，仅剩余隔离结构附近的第一半导体层；在空腔及刻蚀孔中填充介质材料。本发明可以实现通过体衬底实现绝缘体上硅器件，同时，埋氧层的厚度可以通过形成的第一半导体层的厚度来调节，满足不同器件的需求，工艺简单易行，且该工艺易于同体衬底器件集成。
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公开(公告)号：CN106319460A
公开(公告)日：2017-01-11
申请号：CN201510375208.6
申请日：2015-06-30
Applicant: 中国科学院微电子研究所
IPC: C23C14/34 , H01L21/285
Abstract: 本发明提供了一种金属薄膜溅射的PVD设备及工艺，所述设备包括：与射频电源相连接的靶材、基座及侧置线圈，所述靶材以可自转的形式安装在溅射腔室的顶部，所述基座位于溅射腔室的底部，所述侧置线圈位于溅射腔室的侧壁，靶材与侧置线圈施加射频电源共同作用于惰性气体，产生等离子体。由于该设备增加了侧置线圈及与其相连接的射频电源，并通过调节惰性气体压力，提高了等离子体密度，结合PVD溅射的其他工艺参数，能形成电学性能良好，并且在沟槽表面覆盖效果良好的薄膜，可延续溅射沉积工艺应用到22纳米及以下技术的后栅工艺中。
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公开(公告)号：CN105679672A
公开(公告)日：2016-06-15
申请号：CN201410665088.9
申请日：2014-11-19
Applicant: 中国科学院微电子研究所
IPC: H01L21/336 , H01L29/78 , H01L29/06
Abstract: 本发明公开了一种鳍式场效应晶体管的鳍的制造方法，包括：提供衬底；在所述衬底上形成鳍堆叠，鳍堆叠包括依次层叠的衬底部分、第一半导体层和第二半导体层，鳍堆叠的衬底部分之间形成有隔离；在鳍堆叠上形成栅极及其侧墙，并覆盖层间介质层；去除栅极，暴露鳍堆叠的表面，以形成开口；从开口进行刻蚀，至少去除栅极下的第一半导体层，以形成间隔层；在间隔层中填充介质材料，以形成埋层。本发明在沟道区形成了埋氧层，具有类SOI器件的优势，同时，鳍的高度可以由第二半导体层的厚度来控制，满足不同器件的需求，工艺简单易行。
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Patent Agency Ranking
公开(公告)号：CN105633081A
公开(公告)日：2016-06-01
申请号：CN201410585002.1
申请日：2014-10-27
Applicant: 中国科学院微电子研究所
IPC: H01L27/092 , H01L21/8238
Abstract: 本发明提供了一种半导体器件的制造方法，包括：提供SOI衬底；在衬底上形成器件结构；去除器件结构的栅极，直至暴露顶层硅，以形成栅开口；沿顶层硅的(111)晶面进行刻蚀，以在栅开口下形成沟槽；填充栅开口及沟槽，以重新形成栅极。该方法，形成更薄的沟道，利于形成全耗尽型的器件，同时，沟道的有效长度变长，有效缓解短沟道效应，该方法可以利用普通的SOI衬底，且制造工艺与传统兼容，工艺简单易行且制造成本低。
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公开(公告)号：CN105489650A
公开(公告)日：2016-04-13
申请号：CN201410478979.3
申请日：2014-09-18
Applicant: 中国科学院微电子研究所
Abstract: 本发明公开了一种半导体器件的制造方法，包括：提供半导体衬底；在部分衬底上形成第一半导体层，在衬底及第一半导体层上形成第二半导体层，衬底上形成有第一隔离；以第一半导体层之上的第二半导体层为有源区形成器件结构；在第一半导体层之上的第二半导体层中形成贯通的刻蚀孔；通过刻蚀孔腐蚀去除第一半导体层，以形成空腔；在空腔及刻蚀孔的内表面上形成介质层，并以导体层填充空腔及刻蚀孔，以分别形成背栅及连接孔；在栅极两侧、第一隔离与背栅之间的衬底上形成器件结构的第二隔离。本发明可以通过体衬底实现SOI器件，通过在空腔及刻蚀孔中形成介质层并填充导体层来作为背栅，实现对器件的阈值电压进行调节，工艺简单易行。
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公开(公告)号：CN105322011A
公开(公告)日：2016-02-10
申请号：CN201410339812.9
申请日：2014-07-16
Applicant: 中国科学院微电子研究所
IPC: H01L29/78 , H01L29/06 , H01L21/336
CPC classification number: H01L29/78
Abstract: 本发明提供了一种半导体器件，包括：衬底，所述衬底具有第一半导体材料；第二半导体层，位于衬底之上；第三半导体层，位于第二半导体层之上，为器件形成区域；隔离结构，位于第三半导体层两侧、衬底之上；绝缘层，位于第三半导体层的源漏区域之下、隔离结构与第二半导体层端部之间。本发明的器件结构，同时具有体硅器件和SOI器件的各自优势，具有低成本、漏电小、功耗低、速度快、工艺较为简单且集成度高的特点。同时，与SOI器件相比，消除了浮体效应和自热效应。
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公开(公告)号：CN103578952A
公开(公告)日：2014-02-12
申请号：CN201210283261.X
申请日：2012-08-09
Applicant: 中国科学院微电子研究所
IPC: H01L21/28 , H01L21/336
Abstract: 半导体器件制造方法。本发明提供了一种利用间隙壁技术形成栅极的晶体管的制造方法。在本发明的方法中，在虚设栅极堆栈的侧面，依次形成第一间隙壁、第二间隙壁和第三间隙壁，通过去除第二间隙壁形成了宽度由第二间隙壁控制的栅极凹槽，继而在栅极凹槽中形成所需要的栅极和栅极绝缘层。本发明中，利用回刻蚀形成间隙壁，不需要采用额外的掩模版，并且，通过控制第二间隙壁的宽度来限定栅极宽度，可以实现亚22nm的栅极线条的形成，并且使工艺具有良好的可控性。
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公开(公告)号：CN105702618B
公开(公告)日：2019-06-04
申请号：CN201410698552.4
申请日：2014-11-26
Applicant: 中国科学院微电子研究所
IPC: H01L21/762 , H01L21/28
Abstract: 本发明公开了一种半导体器件的制造方法，包括：提供半导体衬底；在半导体衬底上依次形成第一半导体层和第二半导体层的叠层，叠层间为隔离沟槽；从第一半导体层的端部去除部分的第一半导体层，以形成开口；填充开口及隔离沟槽，以分别形成第一绝缘层和隔离；在第二半导体层中形成贯通的刻蚀孔；通过刻蚀孔腐蚀去除剩余的第一半导体层，以形成空腔；在空腔及刻蚀孔的内表面上分别形成背栅介质层和第二绝缘层，并分别以导体层和连接层填充空腔及刻蚀孔，以分别形成背栅及连接孔；进行器件的后续加工。本发明的方法，实现了带背栅结构的类SOI器件。
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