公开(公告)号：CN104221153B

公开(公告)日：2017-05-10

申请号：CN201380019387.9

申请日：2013-10-11

Applicant: 富士电机株式会社

Inventor： 小野泽勇一 ,  高桥英纪 ,  吉村尚

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/739

CPC classification number: H01L29/7397 ,  H01L29/0619 ,  H01L29/1095 ,  H01L29/407 ,  H01L29/41708 ,  H01L29/42304 ,  H01L29/4236 ,  H01L29/4238 ,  H01L29/4916 ,  H01L29/66348 ,  H01L29/7811 ,  H01L29/7813

Abstract: 本发明通过提供一种半导体装置，从而能够以较少的工艺工序数目的增加来抑制成本增加、合格率降低，并且改善导通特性，所述半导体装置的特征在于，具备：沿第一沟槽(21)的一侧的侧壁而设置在第一绝缘膜上，并且设置在第二沟槽(40)的内部的第一栅电极(22a)；沿第一沟槽(21)的另一侧的侧壁设置在第二绝缘膜上，并且设置在第三沟槽(50)的内部的屏蔽电极(22b)；通过延长第二沟槽(40)，一部分被设置在第一栅电极(22a)上，并与第一栅电极(22a)连接的栅极浇道；通过延长第三沟槽(50)，一部分被设置在屏蔽电极(22b)上，并与屏蔽电极(22b)连接的发射极多晶硅层(25a)。

公开(公告)号：CN106062961A

公开(公告)日：2016-10-26

申请号：CN201580011631.6

申请日：2015-08-13

Applicant: 富士电机株式会社

Inventor： 小野泽勇一

IPC: H01L29/739 ,  H01L21/265 ,  H01L21/268 ,  H01L21/336 ,  H01L29/78

Abstract: n型场截止层包括在不同深度具有载流子峰值浓度Cnpk1～Cnpk4的第一～第四n型层(10a～10d)，最靠近集电侧的第一n型层(10a)的载流子峰值浓度Cnpk1最高。p+型集电层(9)的载流子峰值浓度Cppk为第一n型层(10a)的与p+型集电层(9)的边界(12a)的载流子浓度Cn1a的5倍以上。第一n型层(10a)的从峰值位置(20a)起的集电侧的部分(22)的载流子浓度分布的斜度比第二～第四n型层(10b～10d)的尾部的斜度陡峭。第一n型层(10a)的与p+型集电层(9)的边界(12a)的载流子浓度Cn1a为第一n型层(10a)与第二n型层(10b)的尾部的边界(12b)的载流子浓度Cn2以下。由此，能够减小导通电压的偏差。

公开(公告)号：CN105531827A

公开(公告)日：2016-04-27

申请号：CN201580001887.9

申请日：2015-02-09

Applicant: 富士电机株式会社

Inventor： 小野泽勇一 ,  田村隆博

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/41 ,  H01L29/417 ,  H01L29/739

CPC classification number: H01L29/7397 ,  H01L29/0619 ,  H01L29/0696 ,  H01L29/0865 ,  H01L29/0882 ,  H01L29/1095 ,  H01L29/402 ,  H01L29/407 ,  H01L29/41 ,  H01L29/417 ,  H01L29/4236 ,  H01L29/42368 ,  H01L29/42376 ,  H01L29/4238 ,  H01L29/66348 ,  H01L29/78

Abstract: 在活性区域中，在基板正面侧设有槽栅MOS栅极构造，在沟槽(2)间的台面区域中设有浮置p型区域(9)。在浮置p型区域(9)的、基板正面侧的表面层上，与沟槽(2)分离地设有槽(10)。槽(10)的内部隔着LOCOS等绝缘层(11)而设有第2栅极电极(12)。第2栅极电极(12)覆盖浮置p型区域(9)的、基板正面侧的表面。即，第2栅极电极(12)在浮置p型区域(9)与层间绝缘膜(8)之间配置成埋入浮置p型区域(9)的基板正面侧的表面层，以使基板正面变得平坦。由此，开启di/dt的控制性较高，密勒电容较小，并能形成细微图案的元件构造。

公开(公告)号：CN105027292A

公开(公告)日：2015-11-04

申请号：CN201480010596.1

申请日：2014-04-09

Applicant: 富士电机株式会社

Inventor： 小野泽勇一

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/739

CPC classification number: H01L29/7397 ,  H01L29/0611 ,  H01L29/0619 ,  H01L29/0696 ,  H01L29/0804 ,  H01L29/407 ,  H01L29/41708 ,  H01L29/66348

Abstract: 设置于n-漂移层的一侧的表面层的p层通过多个沟槽(4)而被分割为p基区(5)以及浮置p区(6)。在沟槽(4)的p基区(5)侧的侧壁上隔着第一绝缘膜(8a)设置有第一栅电极(9a)，在浮置p区(6)侧的侧壁上隔着第二绝缘膜(8b)设置有屏蔽电极(9b)。在借由填入到第一接触孔(10a)的接触插塞而与栅极通路(13)导通连接的第一栅电极(9a)、和借由填入到第二接触孔(10b)的接触插塞而与发射电极(11)导通连接的屏蔽电极(9b)之间，设置有从基板正面到达沟槽(4)的底面的绝缘膜(20)。通过这样设置，能够缩减制造工序，并能够提供损耗低且可靠性高的半导体装置。

公开(公告)号：CN103534811A

公开(公告)日：2014-01-22

申请号：CN201280023905.X

申请日：2012-05-18

Applicant: 富士电机株式会社

Inventor： 吉村尚 ,  栗林秀直 ,  小野泽勇一 ,  仲野逸人 ,  尾崎大辅

IPC: H01L29/739 ,  H01L21/336 ,  H01L29/78

CPC classification number: H01L29/7397 ,  H01L21/26513 ,  H01L21/2855 ,  H01L21/324 ,  H01L29/0615 ,  H01L29/0619 ,  H01L29/0804 ,  H01L29/0821 ,  H01L29/0834 ,  H01L29/0847 ,  H01L29/1004 ,  H01L29/1095 ,  H01L29/167 ,  H01L29/36 ,  H01L29/4236 ,  H01L29/66348 ,  H01L29/7395

Abstract: n型FS层（14）具有使在施加额定电压时扩散的耗尽层停止于n型FS层（14）内部的总杂质量，并具有n-型漂移层（1）的总杂质量。此外，n型FS层（14）具有如下的浓度梯度，即n型FS层（14）的杂质浓度从p+型集电极层（15）向p型基极层（5）减少，且其扩散深度为大于或等于20μm。并且，在n型FS层（14）与p+型集电极层（15）之间包括n+型缓冲层（13），该n+型缓冲层（13）的峰值杂质浓度比n型FS层（14）的峰值杂质浓度要高，为大于或等于6×1015cm-3，且小于或等于p+型集电极层（15）的峰值杂质浓度的十分之一。因此，能够提供一种场阻断（FS）绝缘栅双极晶体管，兼顾改善发生短路时对元器件损坏的耐受性以及抑制热失控损坏，并且，能减少导通电压的变化。

公开(公告)号：CN101540321B

公开(公告)日：2013-03-27

申请号：CN200910138719.0

申请日：2009-02-06

Applicant: 富士电机株式会社

Inventor： 吉川功 ,  山崎智幸 ,  小野泽勇一

IPC: H01L27/06 ,  H01L29/06 ,  H01L29/861 ,  H01L29/36

Abstract: 主要半导体元件的表面结构和第一P阱24b位于N-漂移层23的主表面中。温度检测二极管22由位于第一P阱24b中的N阱25中的P+阳极区26以及位于P+阳极区26中的N+阴极区27构成，以使得温度检测二极管22通过结与主要半导体元件隔离。第一P阱24b具有足够高的浓度和足够的深度以使得由寄生晶闸管引起的闩锁击穿能够被阻止。N阱25和P+阳极区26短路以阻止由寄生晶闸管引起的闩锁击穿。温度检测二极管22′位于N-漂移层23′的第一主表面中的第一P阱24b′中的N阱25′中。主要半导体元件位于N-漂移层23′中。温度检测二极管22′通过结与主要半导体元件隔离。第一P阱24b′具有足够高的浓度和足够的深度以使得由寄生晶闸管引起的闩锁击穿能够被阻止。N阱25′的一侧被具有比第一P阱24b′浓度高的P+高浓度区28′围绕，以使得横向npn晶体管的激活能够被抑制。结果，可以提供一种装备有主要半导体元件和温度检测元件的半导体器件，其中：温度检测元件的温度特性能够与主要半导体元件的元件状态无关而保持不变；能够获得高闩锁容限；以及获得高温度检测精度。