公开(公告)号：CN116325103A

公开(公告)日：2023-06-23

申请号：CN202280006753.6

申请日：2022-02-22

Applicant: 富士电机株式会社

Inventor： 仲野逸人

IPC: H01L21/60

Abstract: 本发明提供半导体装置，其具备：晶体管部，其设置于半导体基板；以及二极管部，其设置于所述半导体基板，在所述半导体基板的正面，所述晶体管部相对于所述二极管部的面积比大于3.1且小于4.7。本发明提供半导体模块，其具备：半导体装置，其具备设置于半导体基板的晶体管部和二极管部；外部连接端子，其与半导体装置电连接；以及连结部，其用于将半导体装置与外部连接端子电连接。连结部可以以预先设定的接合面与半导体装置的正面电极进行平面接触。晶体管部相对于二极管部的面积比可以大于2.8且小于4.7。

公开(公告)号：CN106128946A

公开(公告)日：2016-11-16

申请号：CN201610702029.3

申请日：2012-05-18

Applicant: 富士电机株式会社

Inventor： 吉村尚 ,  栗林秀直 ,  小野泽勇一 ,  仲野逸人 ,  尾崎大辅

IPC: H01L21/265 ,  H01L21/285 ,  H01L21/324 ,  H01L29/06 ,  H01L29/08 ,  H01L29/10 ,  H01L29/167 ,  H01L29/36 ,  H01L29/423 ,  H01L29/66 ,  H01L29/739

CPC classification number: H01L29/7397 ,  H01L21/26513 ,  H01L21/2855 ,  H01L21/324 ,  H01L29/0615 ,  H01L29/0619 ,  H01L29/0804 ,  H01L29/0821 ,  H01L29/0834 ,  H01L29/0847 ,  H01L29/1004 ,  H01L29/1095 ,  H01L29/167 ,  H01L29/36 ,  H01L29/4236 ,  H01L29/66348 ,  H01L29/7395

Abstract: n型FS层(14)具有使在施加额定电压时扩散的耗尽层停止于n型FS层(14)内部的总杂质量，并具有n‑型漂移层(1)的总杂质量。此外，n型FS层(14)具有如下的浓度梯度，即n型FS层(14)的杂质浓度从p+型集电极层(15)向p型基极层(5)减少，且其扩散深度为大于或等于20μm。并且，在n型FS层(14)与p+型集电极层(15)之间包括n+型缓冲层(13)，该n+型缓冲层(13)的峰值杂质浓度比n型FS层(14)的峰值杂质浓度要高，为大于或等于6×1015cm‑3，且小于或等于p+型集电极层(15)的峰值杂质浓度的十分之一。因此，能够提供一种场阻断(FS)绝缘栅双极晶体管，兼顾改善发生短路时对元器件损坏的耐受性以及抑制热失控损坏，并且，能减少导通电压的变化。

公开(公告)号：CN112054003A

公开(公告)日：2020-12-08

申请号：CN202010123071.6

申请日：2020-02-27

Applicant: 富士电机株式会社

Inventor： 仲野逸人 ,  酒井俊

IPC: H01L23/48 ,  H01L23/50

Abstract: 本发明提供提高外部连接的可靠性的半导体模块的外部连接部。提供半导体模块的外部连接部(20)。本发明实施方式的外部连接部(20)具有外部连接端子(25)、以及设置在外部连接端子(25)的下表面一侧的螺母(40)。外部连接端子(25)具有导体(60)、设置在导体(60)的上表面(62)上的第一金属层(71)、设置在第一金属层(71)上的第二金属层(72)、以及设置在导体(60)的下表面(64)上的下表面金属层(73)。

公开(公告)号：CN110504255A

公开(公告)日：2019-11-26

申请号：CN201910257852.1

申请日：2019-04-01

Applicant: 富士电机株式会社

Inventor： 仲野逸人 ,  樋口惠一 ,  大泽彰浩

IPC: H01L27/06 ,  H01L29/06 ,  H01L29/739 ,  H01L29/861

Abstract: 提供一种能够提高散热性能、从而能够通过热破坏耐受量的提高来确保可靠性的反向导通型半导体装置。该装置具备：半导体芯片，其具有上表面、第一边以及与第一边正交的第二边；晶体管部，其设置于半导体芯片，具有条状的多个主电流通路；多个二极管部，其设置于半导体芯片，与多个主电流通路平行地延伸；上表面电极，其设置于晶体管部及多个二极管部的上表面；以及布线构件，其具有矩形的平板部，该平板部在多个二极管部的上方经由接合构件来与上表面电极电连接。布线构件具有从平板部的端部向上表面电极的相反方向立起的导电部，平板部的端部被配置为与第一边平行。

公开(公告)号：CN109673166B

公开(公告)日：2023-01-20

申请号：CN201880002973.5

申请日：2018-01-10

Applicant: 富士电机株式会社

Inventor： 征矢野伸 ,  仲野逸人 ,  樋口惠一 ,  大泽彰浩

IPC: H01L25/07 ,  H01L23/48 ,  H01L25/18 ,  H02M7/48

Abstract: 本发明提供半导体模块，其具备：第一引线框，其与第一臂电路的多个半导体芯片连接；第二引线框，其与第二臂电路的多个半导体芯片连接；第一主端子，其与第一引线框连接；以及第二主端子，其与第二引线框连接，第一引线框与第二引线框具有相对的部分，在第一引线框的第一端部具有与第一主端子连接的第一端子连接部，在第二引线框的第二端部具有与第二主端子连接的第二端子连接部，从第一引线框与第二引线框相对的部分看，第一端子连接部与第二端子连接部配置于相反侧。

公开(公告)号：CN113745174A

公开(公告)日：2021-12-03

申请号：CN202110326170.9

申请日：2021-03-26

Applicant: 富士电机株式会社

Inventor： 仲野逸人

IPC: H01L23/31 ,  H01L21/56

Abstract: 本发明提供一种半导体装置。其能够抑制封装部件的体积的增加，并且能够将封装部件恰当地渗入壳体内。在半导体装置中，具备被填充到收纳部(32b)而将半导体芯片(25a)和印刷电路基板(37b)封装的封装部件(40b)。封装部件(40b)的正面的封装面的从封装部件(40b)的背面起算的高度在印刷电路基板(37b)侧高于在半导体芯片(25a)侧。由此，封装部件(40b)渗入到收纳部(32b)内，从而能够将半导体芯片(25a)和印刷电路基板(37b)进行恰当地封装。因此，防止在封装部件(40b)内产生空隙等。

公开(公告)号：CN109673166A

公开(公告)日：2019-04-23

申请号：CN201880002973.5

申请日：2018-01-10

Applicant: 富士电机株式会社

Inventor： 征矢野伸 ,  仲野逸人 ,  樋口惠一 ,  大泽彰浩

IPC: H01L25/07 ,  H01L23/48 ,  H01L25/18 ,  H02M7/48

Abstract: 本发明提供半导体模块，其具备：第一引线框，其与第一臂电路的多个半导体芯片连接；第二引线框，其与第二臂电路的多个半导体芯片连接；第一主端子，其与第一引线框连接；以及第二主端子，其与第二引线框连接，第一引线框与第二引线框具有相对的部分，在第一引线框的第一端部具有与第一主端子连接的第一端子连接部，在第二引线框的第二端部具有与第二主端子连接的第二端子连接部，从第一引线框与第二引线框相对的部分看，第一端子连接部与第二端子连接部配置于相反侧。

公开(公告)号：CN105103289B

公开(公告)日：2018-08-24

申请号：CN201480020406.4

申请日：2014-05-12

Applicant: 富士电机株式会社

Inventor： 堀尾真史 ,  仲村秀世 ,  仲野逸人 ,  池田良成

IPC: H01L25/07 ,  H01L25/18

CPC classification number: H01L25/072 ,  H01L23/12 ,  H01L23/3107 ,  H01L23/3121 ,  H01L23/3735 ,  H01L23/492 ,  H01L23/49811 ,  H01L23/49838 ,  H01L23/64 ,  H01L24/01 ,  H01L24/06 ,  H01L24/32 ,  H01L25/18 ,  H01L29/7395 ,  H01L29/7827 ,  H01L2224/06181 ,  H01L2224/32225 ,  H01L2224/32245 ,  H01L2224/48137 ,  H01L2224/48139 ,  H01L2224/73265 ,  H01L2924/1203 ,  H01L2924/1305 ,  H01L2924/13055 ,  H01L2924/13091 ,  H01L2924/15787 ,  H01L2924/19041 ,  H01L2924/19105 ,  H01L2924/3011 ,  H01L2924/00

Abstract: 提供一种在半导体芯片的栅电极与源电极之间连接电路阻抗降低元件，从而具有电流旁路效果的半导体装置。具备：绝缘基板(3)，具有绝缘板和电路板；半导体芯片(4)，在正面具有栅电极和源电极；印刷基板(5)，具有第一金属层和第二金属层，并且与上述绝缘基板(3)对置；第一导电柱(8)，电连接且机械连接到上述栅电极和第一金属层；第二导电柱(9)，电连接且机械连接到上述源电极和第二金属层；以及电路阻抗降低元件(10)，通过所述第一导电柱(8)和第二导电柱(9)而电连接在所述栅电极与所述源电极之间。

公开(公告)号：CN115995428A

公开(公告)日：2023-04-21

申请号：CN202211057169.1

申请日：2022-08-31

Applicant: 富士电机株式会社

Inventor： 仲野逸人

IPC: H01L23/29 ,  H01L23/48 ,  H02M7/00 ,  H02M7/48

Abstract: 本发明的目的在于提供一种半导体模块，能够防止环氧树脂附着到被供给大电流和高电压中的至少一方的端子。半导体模块(1A)具备：密封部(81u)，其由环氧树脂形成，将晶体管(211～281)进行密封；中间端子(Mu)，其具有用于紧固与作为驱动对象的负载连接的线缆的紧固面(751)，所述中间端子(Mu)连接于晶体管(211～281)，紧固面(751)是沿着与密封部(81u)的厚度方向交叉的方向的面；以及构造物(31u)，其配置在密封部(81u)与紧固面(751)之间，所述构造物(31u)的输入部(411～471、511～571)比紧固面(751)及密封部(81u)的表面(811)高。

公开(公告)号：CN107180822B

公开(公告)日：2022-07-05

申请号：CN201710061437.X

申请日：2017-01-26

Applicant: 富士电机株式会社

Inventor： 仲野逸人 ,  仲村秀世

IPC: H01L25/03

Abstract: 本发明的目的在于提供抑制在并联的半导体模块中产生的电流不平衡的半导体装置及其制造方法。该半导体装置(100)包括：半导体模块(10A)；开关电压的阈值比半导体模块(10A)的开关电压的阈值低的半导体模块(10B)；以及相对于共用端子将半导体模块(10A)和半导体模块(10B)的汇流排(31、32)并联，其中，半导体模块(10B)连接到相对于共用端子的电感比半导体模块(10A)大的汇流排(32)上的连接点上。阈值电压较低的半导体模块(10B)比相对于共用的开关电压的输入而阈值电压较高的半导体模块(10A)更快速导通，但由于电流的上升受到汇流排(32)的较高的电感抑制，因此可以抑制电流不平衡。