公开(公告)号：CN111834440B

公开(公告)日：2025-02-21

申请号：CN202010115605.0

申请日：2020-02-25

Applicant: 富士电机株式会社

Inventor： 三塚要 ,  白川彻 ,  安喰彻 ,  小野泽勇一

IPC: H10D62/10 ,  H10D62/13 ,  H10D62/17 ,  H10D64/27 ,  H10D84/80

Abstract: 本发明提供一种改善半导体装置的动态特性的半导体装置。所述半导体装置具备：晶体管，其具有多个栅极构造部；以及二极管部，其在半导体基板的下表面具有阴极区，各栅极构造部具有：栅极沟槽部；第一导电型的发射区，其在半导体基板的上表面与漂移区之间与栅极沟槽部接触地设置，并且掺杂浓度比漂移区的掺杂浓度高；以及第二导电型的基区，在发射区与漂移区之间与栅极沟槽部接触地设置，在俯视下，距阴极区的距离最近的栅极构造部的第一阈值比距阴极区的距离最远的栅极构造部的第二阈值低0.1V以上且低1V以下。

公开(公告)号：CN108447903B

公开(公告)日：2023-07-04

申请号：CN201810151457.0

申请日：2018-02-14

Applicant: 富士电机株式会社

Inventor： 三塚要 ,  小野泽勇一 ,  田村隆博

IPC: H01L29/739 ,  H01L29/06

Abstract: 本发明提供一种半导体装置，其具备：半导体基板，形成有有源部和边缘部；上部电极，设置在半导体基板的上方；绝缘膜，设置在半导体基板与上部电极之间，并形成有接触孔；第一导电型的漂移区，形成在半导体基板的内部；第二导电型的基区，形成在有源部，并经由接触孔与上部电极连接；第二导电型的阱区，形成在边缘部，并与上部电极分离；以及第二导电型的延长区，从基区向阱区的方向延伸地形成，并通过绝缘膜与上部电极分离，从接触孔的阱区侧的端部到延长区的阱区侧的端部为止的第一距离与从延长区的阱区侧的端部到阱区为止的第二距离之和小于有源部中的半导体基板的厚度。

公开(公告)号：CN107851666B

公开(公告)日：2021-11-23

申请号：CN201780002602.2

申请日：2017-02-15

Applicant: 富士电机株式会社

Inventor： 小野泽勇一 ,  大井幸多

IPC: H01L29/78 ,  H01L21/336 ,  H01L21/8234 ,  H01L27/04 ,  H01L27/06 ,  H01L29/06 ,  H01L29/12 ,  H01L29/739

Abstract: 提供一种半导体装置，具备：半导体基板；第一导电型的漂移层，其形成于半导体基板；第二导电型的基区，其在半导体基板，形成于漂移层的上方；以及第一导电型的积累层，其设置于漂移层与基区之间，且浓度比漂移层高浓度，积累层具有第一积累区和第二积累区，所述第二积累区在俯视时积累层与不同区域的边界侧，形成得比第一积累区浅。

公开(公告)号：CN113454789A

公开(公告)日：2021-09-28

申请号：CN202080011718.4

申请日：2020-08-04

Applicant: 富士电机株式会社

Inventor： 大井幸多 ,  伊仓巧裕 ,  樱井洋辅 ,  北村睦美 ,  小野泽勇一 ,  加藤由晴 ,  安喰彻

IPC: H01L29/739 ,  H01L29/06

Abstract: 提供一种半导体装置，其具备：第一导电型的漂移区，其设置于半导体基板；以及第一导电型的缓冲区，其设置于漂移区与半导体基板的下表面之间，并在半导体基板的深度方向上具有3个以上的掺杂浓度比漂移区的掺杂浓度高的浓度峰，3个以上的浓度峰包含：最浅峰，其最接近半导体基板的下表面；高浓度峰，其配置于比最浅峰更远离半导体基板的下表面的位置；以及低浓度峰，其配置于比高浓度峰更远离半导体基板的下表面的位置，且掺杂浓度为高浓度峰的掺杂浓度的1/5以下。

公开(公告)号：CN107004723B

公开(公告)日：2021-03-09

申请号：CN201680003833.0

申请日：2016-06-16

Applicant: 富士电机株式会社

Inventor： 田村隆博 ,  小野泽勇一 ,  吉村尚 ,  泷下博 ,  山野彰生

IPC: H01L29/861 ,  H01L21/263 ,  H01L21/265 ,  H01L21/322 ,  H01L21/329 ,  H01L21/336 ,  H01L29/12 ,  H01L29/739 ,  H01L29/78 ,  H01L29/868

Abstract: 本发明提供一种半导体装置，具备：半导体基板，其掺杂有杂质；正面侧电极，其设置于半导体基板的正面侧；以及背面侧电极，其设置于半导体基板的背面侧，半导体基板具有：峰区域，其配置于半导体基板的背面侧，且杂质浓度具有1个以上的峰；高浓度区，其配置位置与峰区域相比更靠近正面侧，且杂质浓度比1个以上的峰平缓；以及低浓度区，其配置位置与高浓度区相比更靠近正面侧，且杂质浓度比高浓度区的杂质浓度低。

公开(公告)号：CN111834440A

公开(公告)日：2020-10-27

申请号：CN202010115605.0

申请日：2020-02-25

Applicant: 富士电机株式会社

Inventor： 三塚要 ,  白川彻 ,  安喰彻 ,  小野泽勇一

IPC: H01L29/06 ,  H01L29/08 ,  H01L29/10 ,  H01L29/423 ,  H01L27/06

Abstract: 本发明提供一种改善半导体装置的动态特性的半导体装置。所述半导体装置具备：晶体管，其具有多个栅极构造部；以及二极管部，其在半导体基板的下表面具有阴极区，各栅极构造部具有：栅极沟槽部；第一导电型的发射区，其在半导体基板的上表面与漂移区之间与栅极沟槽部接触地设置，并且掺杂浓度比漂移区的掺杂浓度高；以及第二导电型的基区，在发射区与漂移区之间与栅极沟槽部接触地设置，在俯视下，距阴极区的距离最近的栅极构造部的第一阈值比距阴极区的距离最远的栅极构造部的第二阈值低0.1V以上且低1V以下。

公开(公告)号：CN111095565A

公开(公告)日：2020-05-01

申请号：CN201880050073.8

申请日：2018-11-21

Applicant: 富士电机株式会社

Inventor： 田村隆博 ,  小野泽勇一

IPC: H01L29/78 ,  H01L21/336 ,  H01L21/8234 ,  H01L27/06 ,  H01L27/088 ,  H01L29/06 ,  H01L29/739 ,  H01L29/861 ,  H01L29/868

Abstract: 本发明提供半导体装置，缓和接触开口的端部处的电流集中。半导体装置具备：阳极区；阴极区；设置于阴极区的上方的埋入区；层间绝缘膜，配置于半导体基板的上表面的上方，并且设置有使阳极区的一部分露出的接触开口；以及在接触开口中与阳极区接触的上表面侧电极，埋入区包含端部埋入区，所述端部埋入区在垂直于半导体基板的上表面的截面中，从接触开口的下方的区域，通过接触开口的端部的下方，连续地设置到层间绝缘膜的下方的区域，在与半导体基板的上表面平行的第1方向上，设置于层间绝缘膜的下方的端部埋入区比设置于接触开口的下方的端部埋入区短。

公开(公告)号：CN106062961B

公开(公告)日：2020-02-11

申请号：CN201580011631.6

申请日：2015-08-13

Applicant: 富士电机株式会社

Inventor： 小野泽勇一

IPC: H01L29/739 ,  H01L21/265 ,  H01L21/268 ,  H01L21/336 ,  H01L29/78

Abstract: n型场截止层包括在不同深度具有载流子峰值浓度Cnpk1～Cnpk4的第一～第四n型层(10a～10d)，最靠近集电侧的第一n型层(10a)的载流子峰值浓度Cnpk1最高。p+型集电层(9)的载流子峰值浓度Cppk为第一n型层(10a)的与p+型集电层(9)的边界(12a)的载流子浓度Cn1a的5倍以上。第一n型层(10a)的从峰值位置(20a)起的集电侧的部分(22)的载流子浓度分布的斜度比第二～第四n型层(10b～10d)的尾部的斜度陡峭。第一n型层(10a)的与p+型集电层(9)的边界(12a)的载流子浓度Cn1a为第一n型层(10a)与第二n型层(10b)的尾部的边界(12b)的载流子浓度Cn2以下。由此，能够减小导通电压的偏差。

公开(公告)号：CN105793991B

公开(公告)日：2019-03-19

申请号：CN201580002955.3

申请日：2015-06-11

Applicant: 富士电机株式会社

Inventor： 小野泽勇一

IPC: H01L29/739 ,  H01L21/265 ,  H01L21/336 ,  H01L29/78

Abstract: 本发明提供一种半导体装置，其在半导体基板(100)的一侧的主面(正面)的表面层，从正面侧形成有n‑型漂移层(1)、p+型基极层(4)、p+型浮置层(30)、n+型发射层(5)、发射电极(12)、隔着栅绝缘膜(6)而填充有栅电极(11)的沟槽(7)，在半导体基板(100)的另一侧的主面(背面)的表面层，形成有p+型集电层(3)、与p+型集电层(3)接触的集电极(13)，并且从p+型集电层(3)朝向正面的表面侧形成有n型硒掺杂场终止层(21)和n型质子掺杂场终止层(20)。由此，能够抑制IGBT的关断振动、二极管的反向恢复时的振动，以及漏电流的增大，而能够降低电损耗。

公开(公告)号：CN107078155A

公开(公告)日：2017-08-18

申请号：CN201580057250.1

申请日：2015-12-09

Applicant: 富士电机株式会社

Inventor： 小林勇介 ,  小野泽勇一 ,  武井学

IPC: H01L29/739 ,  H01L21/336 ,  H01L29/06 ,  H01L29/78

Abstract: 在第一导电型的半导体基板(29)的正面侧设置有第一槽(21)和第二槽(25)，在第一槽(21)内填充有由导电体形成的栅电极(3)。在半导体基板(29)的正面侧，以与第一槽(21)接触的方式设置有第一杂质区(22)。在第一槽(21)与栅电极(3)之间设置有第一绝缘膜(24)，第一绝缘膜(24)具有厚度比与第一杂质区(22)接触的上半部厚的下半部(31)。第二绝缘膜(26)设置在第二槽(25)内。第一绝缘膜(24)的下半部(31)与第二绝缘膜(26)的下半部(33)连接。因此，能够以简单的制造工艺兼顾IGBT的dV/dt‑Rg权衡及Rg的导通控制性的改善与IE效果的提高。