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公开(公告)号：CN101079446A
公开(公告)日：2007-11-28
申请号：CN200710023524.2
申请日：2007-06-01
Applicant: 安徽大学
IPC: H01L29/78 , H01L29/49 , H01L29/423
Abstract: 异质栅多阶梯场极板横向双扩散金属氧化物半导体管，其特征是设置源栅和漏栅的异质双栅结构，由第一级场极板和第二级场极板构成多阶梯场极板，源栅、漏栅、第一级场极板和第二级场极板依次相连；源和漏分别设置在沟道阱区和阱漂移区上；栅氧化层设在源栅、漏栅与沟道阱区之间，在沟道阱区上设有阱接触孔；场氧化层在第一级场极板、第二级场极板以及阱漂移区之间；氧化层覆盖在多阶梯场极板之上；沟道阱区和阱漂移区均位于衬底之上。本发明在保持横向双扩散金属氧化物半导体管击穿特性的基础上，有效提高驱动电流、跨导，减小导通电阻，并降低功耗。
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公开(公告)号：CN115051698B
公开(公告)日：2025-02-18
申请号：CN202210695673.8
申请日：2022-06-20
Applicant: 安徽大学
IPC: H03K17/28 , H03K17/687
Abstract: 本发明涉及适用于低功耗芯片的延时电路、模块、芯片及延时方法。延时电路包括：缓冲器、级联的N个延时单元、N个漏电单元、N个负载电容。延时单元包括PMOS管PM1和NMOS管NM1，漏电单元包括PMOS管PM5。PM1的栅极和NM1的栅极连接并作为延时单元的输入端，PM1的源极和PM5的栅极连接，NM1的源极、负载电容的下极板和PM5的漏极连接，PM1的漏极、NM1的漏极、PM5的源极和负载电容的上极板连接作为延单元的输出端，缓冲器的输入端连接位于末级的延时单元的输出端。本发明在电压源上电或下电时，通过漏电单元自适应地及时将多余电荷泄放，从而保证正确的延时功能和延时大小。
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公开(公告)号：CN114863971B
公开(公告)日：2025-02-14
申请号：CN202210412408.4
申请日：2022-04-19
Applicant: 安徽大学 , 合肥市微电子研究院有限公司
IPC: G11C11/419
Abstract: 本发明公开了一种位线泄漏电流、灵敏放大器及存储器的控制电路，包括由8T SRAM存储单元构成的存储阵列和具有对称结构的四输入灵敏放大器，存储阵列的两对传输管分别与主位线对和副位线对连接；一列存储单元中连接同一侧存储节点的一根主位线和一根副位线分别与所述四输入灵敏放大器两侧的一个输入端连接，其中：所述四输入灵敏放大器中已与副位线连接的一侧的输入端与另一根主位线连接，已与主位线连接的一侧的输入端与另一根副位线连接。该电路结构在不增加更多控制信号的情况下，能够实时地检测并补偿位线泄漏电流；在位线泄漏电流很大的情况下，依然能够读出正确的数据，有很稳定的性能。
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公开(公告)号：CN113921058B
公开(公告)日：2025-01-10
申请号：CN202111064230.0
申请日：2021-09-10
Applicant: 安徽大学 , 合肥市微电子研究院有限公司
IPC: G11C11/417 , G11C13/00
Abstract: 本发明公开了一种8T2R非易失SRAM单元电路，包括两个阻变随机存取存储器RRAM构成的非易失数据存储电路，上方的阻变随机存取存储器UR和下方的阻变随机存取存储器BR；一个N型MOSFET和一个P型MOSFET构成的传输门电路，N型MOSFET记为NT，P型MOSFET记为PT；两个P型MOSFET与两个N型MOSFET构成两个反相器，并且这两个反相器的首尾相连，两个P型MOSFET分别记为左上拉晶体管LUT和右上拉晶体管RUT，两个N型MOSFET分别记为左下拉晶体管LDT和右下拉晶体管RDT，左侧访问晶体管LAT和右侧访问晶体管RAT构成6T‑SRAM的存储单元。该电路在SRAM的读、写和保持能力的基础上，增加了非易失单元RRAM，令SRAM具备掉电数据不丢失和上电数据恢复能力。
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公开(公告)号：CN118487600B
公开(公告)日：2024-09-24
申请号：CN202410947080.5
申请日：2024-07-16
Applicant: 安徽大学
Abstract: 本发明属于集成电路领域，具体涉及一种单端输入的精度可配置的SAR‑ADC及其芯片。支持对输入的信号电压按照不同的精度等级进行量化。该SAR‑ADC包括CDAC电容阵列、比较电路和异步逐次逼近逻辑电路三个部分，其中，CDAC电容阵列通过切换各个电容底极板的电压调整输出的参考电压VP的大小；比较电路采用带失调校准电路的两级比较器；异步逐次逼近逻辑电路用于对CDAC电容阵列的输出进行调整，并对比较电路的运行状态进行切换，进而使得整个电路对输出的信号电压的量化精度可以在3‑6bit的范围内进行自由配置。本发明解决了现有存内计算电路因依赖多种ADC电路来实现不同精度量化而带来的计算效率和功耗缺陷。
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Patent Agency Ranking
公开(公告)号：CN118298872A
公开(公告)日：2024-07-05
申请号：CN202410719768.8
申请日：2024-06-05
Applicant: 安徽大学
IPC: G11C11/413 , G06F7/544 , G06F7/523
Abstract: 本发明属于集成电路技术领域，具体涉及一种输入权重比特位可配置的存内计算电路，以及对应的CIM芯片。该存内计算电路中包括：SRAM阵列、外围电路、关断控制模块、计算模块、传输控制模块、输入模块，以及输出模块。其中，SRAM阵列与外围电路配合能够实现SRAM电路的数据存储功能，而SRAM阵列配合其余各部分则可以实现多比特的带符号数和无符号数间的乘法运算。本发明中的计算单元和SRAM单元配合可以执行带符号数与单比特无符号数的乘法，通过挂载不同电容进行电荷分享又可以实现带符号数与多比特权重的乘法。电路工作原理与既有电路不同，并可以克服现有电路普遍存在的面积开销大，运算效率低、延迟和功耗较高的问题。
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公开(公告)号：CN114050807B
公开(公告)日：2024-03-26
申请号：CN202111307187.6
申请日：2021-11-05
Applicant: 安徽大学 , 合肥市微电子研究院有限公司
IPC: H03K3/3562
Abstract: 本发明公开了一种基于TFET的主从触发器，包括主触发器和从触发器；主触发器包括五个NTFET晶体管和五个PTFET晶体管，这五个NTFET晶体管依次记为N1～N5，这五个PTFET晶体管依次记为P1～P5；该主从触发器的触发器信号输入端D作为主触发器信号输入；从触发器包括五个NTFET晶体管和五个PTFET晶体管，这五个NTFET晶体管依次记为N6～N10，这五个PTFET晶体管依次记为P6～P10；主触发器信号输出端Q1作为从触发器信号输入；从触发器信号输出为该主从触发器的触发器信号输出端Q。本发明可以提高数据传输的稳定性，解决了TFET应用在传统传输门触发器的数据传输稳定性问题。
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公开(公告)号：CN113472327B
公开(公告)日：2023-06-20
申请号：CN202110943715.0
申请日：2021-08-17
Applicant: 安徽大学 , 合肥市微电子研究院有限公司 , 合肥海图微电子有限公司
IPC: H03K5/24
Abstract: 本发明公开了一种高速低功耗的双尾电流动态比较器电路，包括由两个反相器构成的BUFFER电路，由预放大电路和锁存器结构组成的比较器电路，从输入端输入时钟信号CLK1，能够在BUFFER电路的输出端得到一个相对于CLK1略有延迟的时钟信号CLK2；通过控制预放大电路中NMOS晶体管M1和M2的通断，使NMOS晶体管M1和M2具有接收输入信号和阻断静态电流通路的功能；在锁存阶段，通过锁存结构将锁存输出端OUT+和OUT‑锁存在相应的状态，以此实现快速锁存功能。该电路利用类似于反相器的结构控制传给预放大器输入端的信号，进而控制静态电流通路的通断，降低了锁存阶段的功耗。
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公开(公告)号：CN111863055B
公开(公告)日：2022-10-28
申请号：CN202010811719.9
申请日：2020-08-13
Applicant: 安徽大学 , 长鑫存储技术有限公司
Abstract: 本公开提供了一种灵敏放大器、存储器和灵敏放大器的控制方法，涉及半导体存储器技术领域。灵敏放大器包括：放大模块；控制模块，与放大模块电连接；其中，在读取第一位线上存储单元中数据的情况下，在灵敏放大器的失调补偿阶段，控制模块用于将放大模块配置为包括第一二极管结构、第一电流镜结构和输入输出相连的第一反相器；在读取第二位线上存储单元中数据的情况下，在灵敏放大器的失调补偿阶段，控制模块用于将放大模块配置为包括第二二极管结构、第二电流镜结构和输入输出相连的第二反相器。本公开可以实现灵敏放大器的失调补偿，进而提高半导体存储器的性能。
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公开(公告)号：CN111899776B
公开(公告)日：2022-09-16
申请号：CN202010769025.3
申请日：2020-08-03
Applicant: 安徽大学
IPC: G11C11/413
Abstract: 本发明公开了一种降低静态随机存储器中灵敏放大器失调电压的电路结构，该电路结构可以估量灵敏放大器自身失调电压产生的延迟，并把它转换为校准信号的长度。校准信号给灵敏放大器的输入放电，降低输入电压，从而可以有效降低灵敏放大器的失调电压，进而有效的降低了数据读取的故障率。
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