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公开(公告)号：CN110519117A
公开(公告)日：2019-11-29
申请号：CN201910631865.0
申请日：2019-07-12
Applicant: 中国人民解放军战略支援部队信息工程大学
Abstract: 现有的协议转换芯片功能验证装置不能在接收设备端自动对接收到的数据包的有效载荷进行比对校验，仅仅依靠包计数来验证转换功能是远远不足以证明功能的完备性的。本发明提出一种通信转换协议测试方法，通过比较经过协议转换后的有效载荷和经基准协议模型解析的有效载荷以验证转换协议的正确性。相应的提出一种通信转换协议测试装置，包括配置模块，用于设定指定寄存器的字节值和与所述寄存器相对应的掩码值，包头生成模块，用于通过字节值和掩码值生成待转换数据包的包头信息，封包模块，用于将所述包头信息与经过预处理的有效载荷进行封包；解析模块，用于获取经过协议转换后的有效载荷，比较模块，用于验证转换协议的正确性。
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公开(公告)号：CN110300019A
公开(公告)日：2019-10-01
申请号：CN201910473724.0
申请日：2019-06-01
Applicant: 中国人民解放军战略支援部队信息工程大学
Abstract: 本发明提供了一种面向多协议交换系统的事件管理子系统，包括：事件触发模块，为多协议交换系统的各个功能模块，根据异常检测主动触发事件，并向信息提取模块发送事件触发指示信息；信息提取模块，对上报的事件触发指示信息进行轮询仲裁，同时提取事件信息，以及进行上报决策；封包处理模块，对信息提取模块上报的事件信息进行事件编码、封包参数信息提取以及封包形成事件管理数据包；事件处理模块，完成事件管理数据包的接收、解析、多协议交换系统各个功能模块事件的清除，以及针对事件做出响应。本发明在多协议交换系统中引入硬件实现的事件管理设计，并通过业务端口将事件信息进行上报，此外通过多协议封包来增加事件管理的灵活性。
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公开(公告)号：CN110289850A
公开(公告)日：2019-09-27
申请号：CN201910397206.5
申请日：2019-05-14
Applicant: 中国人民解放军战略支援部队信息工程大学
Abstract: 本发明提供了基于恢复时钟与本地时钟的数据监测电路、系统和方法，包括：恢复时钟分频器用于输入恢复时钟信号，将恢复时钟信号进行计数分频，得到周期信号；本地时钟采样器对周期信号的高电平进行采样计数，得到计数结果；频率监测电路将计数结果与分频系数进行比较，如果计数结果与分频系数不匹配，则确定电路存在频差；频差状态检测电路在电路存在频差的情况下，统计错误状态的次数，将错误状态的次数与第一频偏阈值进行比较，如果错误状态的次数大于第一频偏阈值，则输出指示信号；CDR状态输出电路根据指示信号触发CDR电路复位，并输出复位触发信号，可以在CDR失锁后，实现鉴相器的快速恢复，使鉴相器重新根据新的数据进行追踪。
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公开(公告)号：CN109522716A
公开(公告)日：2019-03-26
申请号：CN201811360251.5
申请日：2018-11-15
Applicant: 中国人民解放军战略支援部队信息工程大学
Abstract: 本发明提供一种基于时序神经网络的网络入侵检测方法。该方法包括：收集待检测点中的网络流量数据，将所述网络流量数据进行分类存储；对分类存储的网络流量数据进行预处理，所述预处理包括符号特征数值化和特征值归一化；训练GRU网络，利用训练好的GRU网络对预处理后的网络流量数据进行检测；若检测数据结果表现为正常流量，则允许流量通过当前检测点；若检测数据结果表现为攻击流量，则向用户发出警报。本发明通过采用GRU网络，在LSTM基础上进一步简化了网络结构，不仅可以有效解决了RNN中存在的不足，而且相比于LSTM更贴近于网络实时性的要求。
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公开(公告)号：CN118827542A
公开(公告)日：2024-10-22
申请号：CN202410789917.8
申请日：2024-06-19
Applicant: 中国人民解放军战略支援部队信息工程大学
IPC: H04L45/748
Abstract: 本发明属于以太网路由技术领域，公开一种基于TCAM的LPM路由查找装置及方法，该装置包括：软表记录模块，软表排序模块及TCAM表管理模块；所述软表记录模块用于通过软表维护用户配置的路由表信息；所述软表用于记录路由表信息在TCAM中的位置；所述软表排序模块用于管理路由表在TCAM中的前后顺序，保证相同前缀长掩码的路由表排在低地址上；所述TCAM表管理模块用于根据报文最长前缀匹配规则指导报文转发。本发明保证了最长前缀匹配的路由表能够排序在优先级高的位置，实现了最长前缀匹配的路由查表算法。
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Patent Agency Ranking
公开(公告)号：CN118779170A
公开(公告)日：2024-10-15
申请号：CN202410999110.7
申请日：2024-07-24
Applicant: 中国人民解放军战略支援部队信息工程大学
IPC: G06F11/22
Abstract: 本发明涉及计算机扩展总线验证技术领域，特别涉及一种基于UVM与FPGA验证平台的PCIe通道相位偏移验证方法及系统，基于UVM搭建测试环境，在测试环境建立验证IP与被测设计之间的连接关系，并利用测试用例对被测设计PCIe通道间相位偏移量进行测试验证，以锁定PCIe通道的相位偏移量及相位偏移量容纳范围；基于FPGA可编程逻辑资源搭建硬件测试环境，在硬件测试环境中建立FPGA测试板卡与测试仪之间的对接关系，并利用测试仪测试并获取FPGA测试板卡对接建链现象，抓取物理层接收端信号，以分析物理层对被测设计的容错调节范围。本发明结合UVM与FPGA将通道差别容许测试纳入PCIe全系统的验证过程中，并与硬件配合测试，能够确保PCIe接收端数据传输的可靠性。
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公开(公告)号：CN118747492A
公开(公告)日：2024-10-08
申请号：CN202410845011.3
申请日：2024-06-27
Applicant: 中国人民解放军战略支援部队信息工程大学
IPC: G06F30/398 , G06F30/31 , G06F111/20
Abstract: 本发明公开一种系统级验证仿真加速的方法和装置，该方法包括：在首次构造完测试激励后，保存所有信号信息，在新用例的仿真零时刻直接配置已保存的所有信号值，从而跳过初始化阶段直接开启激励测试，在仿真结束后通过比对寄存器模块信号值来判断是否符合预期。本发明可以加速系统级仿真，节省协议建链和寄存器配置的仿真时间，节省用例结束前的寄存器读取比对所花费的仿真时间，在芯片前端验证阶段使用本发明可以缩短全系统验证50％的时间，在首次构造完测试激励后，保存所有信号信息，在后续的用例编写及测试过程中，可以大大减少人员投入，增加项目收益。
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公开(公告)号：CN118657096A
公开(公告)日：2024-09-17
申请号：CN202410811416.5
申请日：2024-06-21
Applicant: 中国人民解放军战略支援部队信息工程大学
IPC: G06F30/33 , G06F30/337 , G06F13/42
Abstract: 本发明涉及SerDes初始化技术领域，尤其涉及一种多协议SerDes初始化控制系统及方法，首先释放PLL的复位产生多协议SerDes模块工作所需的312.5MHz参考时钟和eCPU工作所需的400MHz工作时钟；然后释放QSPI和AHB总线的复位，打开配置通路；此时eCPU工作时钟和SerDes配置通路就位，接着释放eCPU复位，eCPU调用QSPI从片外FLASH存储器中读出firmware，再通过QSPI转AHB接口转换模块，将firmware写入SerDes的RAM中；当firmware加载完成之后释放SerDes的MCU复位，MCU根据firmware配置对SerDes进行初始化配置并控制SerDes内部复位的触发和释放，完成SerDes初始化。本发明通过firmware对多协议SerDes进行初始化配置，可有效简化多协议SerDes初始化流程，降低全芯片初始化控制的设计难度。
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公开(公告)号：CN116909981A
公开(公告)日：2023-10-20
申请号：CN202310673939.3
申请日：2023-06-07
Applicant: 中国人民解放军战略支援部队信息工程大学
IPC: G06F15/78
Abstract: 本发明提供一种基于Rapid IO接口的晶上系统配置网络及构建方法。该构建方法所适用的条件包括：晶上系统提供有支持Rapid IO协议处理的模块和对外接口，晶上系统上集成的各部件均包含支持Rapid IO协议处理的模块和对外接口，包括：步骤1：将管理主机与晶上系统通过Rapid IO接口连接；步骤2：管理主机利用Rapid IO维护包枚举晶上系统上的所有部件以构建得到晶上系统的可视化拓扑结构；并在枚举过程中对探测感知到的所有交换部件进行路由配置以形成路由表；步骤3：根据构建的可视化拓扑结构，管理主机通过控制Rapid IO维护包的跳数字段，结合路由表将配置信息下发到晶上系统上的目标部件。
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公开(公告)号：CN111143122B
公开(公告)日：2023-05-05
申请号：CN201911180775.0
申请日：2019-11-27
Applicant: 中国人民解放军战略支援部队信息工程大学
IPC: G06F11/14 , H04L49/109
Abstract: 本发明提供一种可靠的交换芯片复位结构及其复位方法。该交换芯片复位结构包括：全局复位控制单元、Sdbank复位控制单元和IP模块复位控制单元；全局复位控制单元的输入端连接复位源，其输出端连接Sdbank复位控制单元的输入端和IP模块复位控制单元的输入端；Sdbank复位控制单元的输出端连接IP模块复位控制单元的输入端；全局复位控制单元用于生成整个交换芯片所需的复位信号；Sdbank复位控制单元用于生成BANK内部所需的复位信号；IP模块复位控制单元用于生成各个IP模块所需的复位信号。本发明提供的交换芯片复位结构，按照3级复位结构对交换芯片进行全芯片复位设计，简化了整个交换芯片的复位结构，更有利于芯片的自动化集成。
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