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公开(公告)号：CN102214485A
公开(公告)日：2011-10-12
申请号：CN201010140005.6
申请日：2010-04-02
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明公开了一种只读存储器及其操作方法。所述只读存储单元包括主控制电路、电压移位器、字线驱动器、只读存储单元阵列以及输入输出电路，由两个电平的电源供电。电位较低的第一电源供电给主控制电路、甚至只读存储单元阵列漏极端以及输入输出电路。电位较高的第二电位供电给字线驱动器驱动该只读存储单元阵列栅极端。电压移位器则耦接于主控制电路与字线驱动器之间，作电压移位使用。本发明的只读存储器可避免传统低操作电压所产生的判读错误问题，并可享有低耗电的优点。
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公开(公告)号：CN101361138B
公开(公告)日：2011-10-12
申请号：CN200680047419.6
申请日：2006-12-11
Applicant: 桑迪士克股份有限公司
Inventor： 龟井辉彦
IPC: G11C16/26
CPC classification number: G11C8/08 , G11C16/0483 , G11C16/08 , G11C16/3468 , G11C16/3481
Abstract: 本发明提供一种用于从一群(例如，“与非”串)非易失性存储元件的选定非易失性存储元件中读取数据(包含编程期间的检验)的过程，其包含：维持中间电压作为用于未选定非易失性存储元件的控制栅极电压；以及随后将用于所述未选定非易失性存储元件的所述控制栅极电压从所述中间电压改变到读取启用电压。将用于所述选定非易失性存储元件的所述控制栅极电压从备用电压(其不同于所述中间电压)升高到读取比较电压。在所述选定非易失性存储元件的控制栅极处于所述读取比较电压，且所述未选定非易失性存储元件的控制栅极处于所述读取启用电压时，感测所述选定非易失性存储元件的状态以确定关于存储在所述选定非易失性存储元件中的数据的信息。
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公开(公告)号：CN102148056A
公开(公告)日：2011-08-10
申请号：CN201010228343.5
申请日：2010-07-08
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/413
Abstract: 本发明揭露一种静态随机存取内存(static random access memory，SRAM)宏及用以操作其的方法，静态随机存取内存宏包含：一第一电源电压；和一第二电源电压，其不同于该第一电源电压。一预充电控制器，其连接至该第二电源电压。该预充电控制器通过一位线预充电器耦接至一位线。至少一位准位移器接收一位准位移输入。该位准位移器将该位准位移器输入转换成一位准位移器输出，其中该位准位移器输入有一输入电压位准，其相较于该第二电源电压，该输入电压位准较接近该第一电源电压；及该位准位移器输出有一输出电压位准，其相较于该第一电源电压，该输出电压位准较接近该第二电源电压。该位准位移器输出被提供至该预充电控制器。
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公开(公告)号：CN1764982B
公开(公告)日：2011-03-23
申请号：CN03826298.3
申请日：2003-03-18
Applicant: 株式会社东芝
Inventor： 户田春希
IPC: G11C11/34 , H01L27/06 , H01L21/822
CPC classification number: G11C13/0004 , G11C8/08 , G11C11/36 , G11C13/0007 , G11C13/0028 , G11C13/004 , G11C13/0069 , G11C2013/0042 , G11C2013/009 , G11C2213/31 , G11C2213/71 , G11C2213/72 , H01L27/2409 , H01L27/2481 , H01L45/06 , H01L45/1233 , H01L45/1675
Abstract: 本发明的相变存储器装置，具有衬底；在上述衬底上层叠并将分别由相变确定的电阻值作为数据存储的多个存储器单元以矩阵方式排列的多个单元阵列；选择上述多个单元阵列内接近的两个存储器单元作为单元对，使其中一个具有高电阻值，而另一个具有低电阻值状态的写入电路；以及将上述单元对的互补电阻值状态作为1位数据读出的读出电路。
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公开(公告)号：CN101950583A
公开(公告)日：2011-01-19
申请号：CN201010265006.3
申请日：2007-05-11
Applicant: 瑞萨电子株式会社
Inventor： 石井雄一郎
IPC: G11C8/08 , G11C5/06 , G11C11/413
CPC classification number: G11C8/08 , G11C5/063 , G11C11/413 , H01L2924/0002 , Y10S257/903 , H01L2924/00
Abstract: 本发明涉及可缩小布局面积的半导体存储器件。在第1金属布线层上设置供给N阱电压(VDDB)的金属(312)。金属(312)通过共有接触(216和219)与设置在N阱区内的有源层(300)进行电耦合，对N阱区供给N阱电压(VDDB)。在第3金属布线层上设置供给P阱电压(VSSB)的金属(332、333)。供给N阱电压(VDDB)的金属(312)因形成使用了第1金属布线层的金属的结构，故无需向下层的打基础区域，只要确保P阱电压(VSSB)的金属(332、333)的向下层的打基础区域即可。因此，可缩小供电单元(PMC)的Y方向的长度，并可缩小供电单元的布局面积。
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Patent Agency Ranking
公开(公告)号：CN101013600B
公开(公告)日：2010-12-08
申请号：CN200710006739.3
申请日：2007-02-02
Applicant: 瑞萨电子株式会社
IPC: G11C16/08
Abstract: 由同一导电类型的MOS晶体管(N1、N2)构成与各字线分别对应地设置的子译码器元件。将子译码器元件配置成多个列，将形成子译码器元件的有源区(ARR)配置成在Y方向使其布局反转并且在X方向使之错开1个子译码器元件部分。调整子译码器元件的配置，以便不同时向沿Y方向邻接的栅电极之间(TG0-TG3)施加高电压。另外，形成子译码器元件组的阱区的阱电压(WELL)被设定为在该子译码器元件的晶体管的源极-衬底间处于较深的反向偏置状态的电压电平。在非易失性半导体存储器中，可抑制供给正或负的高电压的子译码电路(字线驱动电路)中的由寄生MOS导致的漏电。
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公开(公告)号：CN1734666B
公开(公告)日：2010-10-06
申请号：CN200510007328.7
申请日：2005-02-06
Applicant: 台湾积体电路制造股份有限公司
Inventor： 邹宗成
IPC: G11C11/401 , G11C11/4063 , G11C11/407 , G11C11/4074
Abstract: 本发明是一种控制电压电平的电路、偏压侦测电路以及电压补偿方法，所述控制电压电平的电路，其包括第一PMOS晶体管、MOS亚阈电流源以及第一不随偏压改变电流源。第一PMOS晶体管耦接第一电压耦合器，第一PMOS晶体管的栅极与漏极彼此耦接。MOS亚阈电流源耦接第二电压耦合器。第一不随偏压改变电流源耦接于MOS亚阈电流源与第一PMOS晶体管之间。本发明于制程、电压及温度变化的不同环境下，可产生预期字符线电压电平的电路。此允许字符线电压电平不仅只对温度反应。
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公开(公告)号：CN1612267B
公开(公告)日：2010-06-23
申请号：CN200410086614.2
申请日：2004-10-29
Applicant: 富士通微电子株式会社
IPC: G11C11/407 , G11C11/409
CPC classification number: G11C11/4085 , G11C8/08 , G11C2207/2227 , G11C2211/4067
Abstract: 本发明公开了一种半导体存储器。其中，增高电压生成器生成增高电压，作为字线的高电平电压。多个第一字译码器在活跃周期中根据第一地址信号来输出低电平电压或高电平电压，而在待机周期中输出高电平电压。切换电路在活跃周期中将用于向所述第一字译码器提供高电平电压的高电平电压线与增高电压线相连接，而在待机周期中将其与内部电压线相连接。向内部电压线提供的电压低于增高电压。多个字驱动器在它们的晶体管的栅极接收到来自所述第一字译码器的低电平电压时向字线提供增高电压，而当其栅极接收到来自所述第一字译码器的高电平电压时向字线输出低电平电压。
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公开(公告)号：CN1918659B
公开(公告)日：2010-06-16
申请号：CN200580004577.9
申请日：2005-02-08
Applicant: NXP股份有限公司
Inventor： M·M·N·斯托尔姆斯 , B·J·丹尼尔
IPC: G11C5/14
Abstract: 用于诸如非易失性存储器装置的高压驱动器电路，其中低压驱动器以两种不同的方式与高压驱动器相结合。一个与输入无关的实施例中，低压驱动器(Q7，Q8)直接与高压驱动器并联，由此为高压操作提供高压信号路径，并为低压操作提供低压信号路径。另一个备选的与输入部分相关的实施例中，低压驱动器连到高压驱动器(Q9，Q10)的输出，该高压驱动器可以包括局部电平转换器(Q1B Q6)。取决于该局部电平转换器(Q1B Q6)是正还是负电平转换高压驱动器，形成整级的输出端子的该低压驱动器(Q9，Q10)的输出具有上拉/下拉晶体管(Q11)。
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公开(公告)号：CN100592418C
公开(公告)日：2010-02-24
申请号：CN200610168240.8
申请日：2006-12-28
Applicant: 海力士半导体有限公司
Inventor： 金敬勋
CPC classification number: G11C8/08 , G11C7/02 , G11C7/08 , G11C7/12 , G11C11/406 , G11C11/4091 , G11C11/4094 , G11C29/02 , G11C29/023 , G11C29/028 , G11C29/50008 , G11C2029/1202 , G11C2211/4065
Abstract: 一种用于控制半导体存储装置的驱动器的电路，包括：至少一个驱动单元，其中阻抗依据码值而设定；阻抗调整单元，其输出第一码及第二码，以便设定该至少一个驱动单元的阻抗；驱动加强控制单元，其输出调整码一段与定时数据相应的时间；及驱动加强单元，其输出通过使用调整码调整第一码及第二码而获得的第一加强码及第二加强码，使得可加强至少一个驱动单元的驱动能力。
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