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公开(公告)号：CN102157189B
公开(公告)日：2014-02-05
申请号：CN201010565591.9
申请日：2010-11-26
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: G11C7/1048 , G11C5/14
Abstract: 本发明是有关于一种多电源域设计的电路、方法与存储阵列的设计方法，在与存储阵列相关的实施例中，感应放大器使用第一供应电源，例如电压VDDA，而其它的电路，例如：信号输出逻辑，使用第二供应电源，例如电压VDDB。各种的实施例将感应放大器和一对转移装置设置在区域输入/输出装置列中，并将电压保持器设置在同一存储阵列的主输入/输出部分中。在适当的时候，感应放大器、转移装置和电压保持器一起运作，如此由电压VDDB所提供的电路的数据位准可相等于电压VDDA所提供的电路的数据位准。
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公开(公告)号：CN102339639B
公开(公告)日：2014-01-01
申请号：CN201010538947.X
申请日：2010-11-05
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/413
CPC classification number: G11C8/10 , G11C11/413
Abstract: 本发明提供一种字符线译码器、内存装置与其电路布局的布置方法。字符线译码器包含驱动电路、字符线、主要输入线、次要输入线、区域译码线、译码线与丛集译码线。在此布置方法中，首先提供驱动器丛集，其包含驱动电路，每一驱动电路的输出是提供字符线中的相应字符线。接着，分别提供第一和第二译码信号于第一和第二译码线，第一译码线是用以选择驱动器丛集中的一者，而第二译码线是用以在被选出的驱动器丛集中，选择驱动电路的一者。然后，提供以第一方向来排列的输入线。接着，提供区域译码线，其是透过输入线的相应一者来耦接至相应驱动器丛集的驱动电路。然后，提供以第一方向来排列的第三译码线，其是耦接至相应区域译码线以及第一译码线的一者。
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公开(公告)号：CN101582293A
公开(公告)日：2009-11-18
申请号：CN200910141040.7
申请日：2009-05-12
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/4063 , G11C11/413 , G11C5/14 , G06F9/00
Abstract: 本发明涉及一种内存元件的电源启动/切断序列机制，具体地提供了一种在电源切断程序中控制内存元件的字线信号的方法，包含：将字线信号下拉至低逻辑状态；在字线信号下拉至低逻辑状态之后，切断从外部电源供应器至内部电源供应器的电流路径；以及在外部电源供应器至内部电源供应器的电流路径完全被切断之后，切断从外部地电压至内部地电压的一电流路径。
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公开(公告)号：CN102044290B
公开(公告)日：2013-07-24
申请号：CN201010516969.6
申请日：2010-10-15
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/413
CPC classification number: G11C11/413
Abstract: 本发明提供一种存储器与休眠电路，该存储器包括：第一供应电压节点，一存储器宏，一第一电路耦接至存储器宏，一第一装置耦接至第一供应电压节点和第一电路，以及一第二装置耦接至第一供应电压节点和存储器宏。存储器宏之一第二供应电压节点用以选择性地藉由第一电路和第一装置从第一供应电压节点接收电源，或是藉由第二装置从第一供应电压节点接收电源。本发明的存储器与休眠电路的电压Vdiode稳定，并且可以追踪在制造静态随机存取存储器单元的工艺中所产生的差异。
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公开(公告)号：CN101582293B
公开(公告)日：2012-05-30
申请号：CN200910141040.7
申请日：2009-05-12
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/4063 , G11C11/413 , G11C5/14 , G06F9/00
Abstract: 本发明涉及一种内存元件及电源切断或启动程序中控制其字线信号的方法，包含：将字线信号下拉至低逻辑状态；在字线信号下拉至低逻辑状态之后，切断从外部电源供应器至内部电源供应器的电流路径；以及在外部电源供应器至内部电源供应器的电流路径完全被切断之后，切断从外部地电压至内部地电压的一电流路径。
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公开(公告)号：CN102340285A
公开(公告)日：2012-02-01
申请号：CN201110068092.3
申请日：2011-03-18
Applicant: 台湾积体电路制造股份有限公司
IPC: H03F3/45
Abstract: 本发明公开了一种用以产生与放大差动信号的电路与方法。关于电路的一些实施例包含：第一左晶体管，其具有第一左汲极、第一左闸极和第一左源极；第二左晶体管，其具有第二左汲极、第二左闸极、和第二左源极；第三左晶体管，其具有第三左汲极、第三左闸极和第三左源极；第一右晶体管，其具有第一右汲极、第一右闸极和第一右源极；第二右晶体管，其具有第二右汲极、第二右闸极和第二右源极；第三右晶体管，其具有第三右汲极、第三右闸极和第三右源极；左节点，其是电性耦接第一左汲极、第二左汲极、第二左闸极、第三右闸极和第三左汲极；以及右节点，其是电性耦接第一右汲极、第二右汲极、第二右闸极、第三左闸极和第三右汲极。
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公开(公告)号：CN102682836B
公开(公告)日：2015-05-27
申请号：CN201110399964.4
申请日：2011-12-02
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/413 , G11C29/18
CPC classification number: G11C29/846
Abstract: 本发明提供用于解决垂直双位故障的行冗余的方案，具体地，公开了一种电路，包括被配置为存储第一行地址的故障地址寄存器，连接到故障地址寄存器的行地址修改器，其中，行地址修改器被配置为修改从故障地址寄存器接收到的第一行地址，从而生成第二行地址。第一比较器被配置为接收和比较第一行地址和第三行地址。第二比较器被配置为接收和比较第二行地址和第三行地址。第一行地址和第二行地址是存储器中的故障行地址。
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公开(公告)号：CN102385914B
公开(公告)日：2014-05-14
申请号：CN201110037694.2
申请日：2011-02-10
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/413
CPC classification number: G11C29/50012 , G11C11/41
Abstract: 本发明包括半导体存储器以及位元单元追踪方法。一种半导体存储器的第一区段包括：第一存储器存储组，包括多个以行列排列的第一存储器单元以及配置在第一追踪行的第一追踪单元。第二存储器存储组，包括多个以行列排列的第二存储器单元以及配置在第二追踪行的第二追踪单元。当存取第一以及第二追踪单元时，第一追踪电路耦接至第一以及第二追踪单元以输出第一信号至存储器控制电路；其中上述存储器控制电路根据上述第一信号用以设定存储器时钟脉冲。本发明能使配置在存储器的追踪位元单元可独立追踪，且和传统半导体存储器和追踪方法相比能够产生一个更好的结果。
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公开(公告)号：CN102456386B
公开(公告)日：2014-02-19
申请号：CN201110081024.0
申请日：2011-03-25
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C7/12
CPC classification number: G11C7/067 , G11C7/12 , G11C11/419
Abstract: 一种具有单端读出电路的存储器，包括位线、与位线连接的存储器单元及预充电电路。预充电电路对位线预充电至电源电压和地之间的预充电电压。本发明还提供了一种存储器单端读出电路。
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公开(公告)号：CN102403312B
公开(公告)日：2013-09-11
申请号：CN201110274859.8
申请日：2011-09-09
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: G06F17/5068 , G06F17/5081 , G06F2217/12 , H01L27/0207 , H01L27/088 , Y02P90/265
Abstract: 本发明公开一种位于基板上的元件区域以及设计元件布局的方法，本发明所公开的电路布局，元件结构，以及各种相关技术运用虚拟元件(dummy device)使边缘结构中虚拟元件的扩散区域(diffusion region)获得延伸，并允许设计规则所禁止的虚拟元件架构。延伸扩散区域可解决或改善扩散长度(length of diffusion，LOD)及边缘效应(edge effect)所产生的问题。再者，在边缘元件旁放置一虚拟元件的栅极结构后，只需再增加一虚拟结构于该虚拟元件旁，为半导体芯片节省宝贵的使用面积。因此，利用延伸虚拟元件的扩散区域以及允许设计规则所禁止的架构不但可解决或改善扩散长度及边缘效应所产生的问题，同时更不影响布局面积及生产良率。
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