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公开(公告)号：CN119789443A
公开(公告)日：2025-04-08
申请号：CN202411955197.4
申请日：2024-12-27
Applicant: 扬州扬杰电子科技股份有限公司
Abstract: 一种减小漏电的SiC SBD二极管及制备方法，涉及半导体技术领域。SiC SBD二极管中利用氧化层将Poly电极与N‑漂移层绝缘，形成平面电容器，在反向阻断时Poly电极两侧排斥周围的电子，使上层N‑漂移层耗尽区扩展，肖特基界面处的电场强度下降，减弱肖特基效应，减小漏电。同时利用刻蚀沟槽将P型掩蔽层延伸至N‑漂移层内部，且与正极连接等电位，在器件反向阻断时，电场峰值由表面向下移动，远离肖特基界面,从而减小漏电。
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公开(公告)号：CN119562549A
公开(公告)日：2025-03-04
申请号：CN202411544386.2
申请日：2024-10-31
Applicant: 扬州扬杰电子科技股份有限公司
Abstract: 一种深埋结SiC场效应晶体管及制备方法。涉及半导体技术领域。包括如下步骤：S100，在SiC Sub层的顶面形成SiC Drift层，并在SiC Drift层的顶面离子注入形成间隔排布的P‑shield区；S200，在SiC Drift层的顶面依次形成SiC Epi层、P‑body区和NP区；S300，在NP区的顶面通过依次刻蚀形成若干第一沟槽区和若干第二沟槽区；第二沟槽区刻蚀至P‑shield区的顶面；第二沟槽区刻蚀至SiC Epi层内；S400，在第二沟槽区内依次形成栅氧化层和Poly层；S500，在第二沟槽区顶面和以第一沟槽区侧壁沉积形成隔离介质层；S600，在NP区和P‑shield区顶面通过Ni金属沉积后热退火形成欧姆接触合金层；S700，在器件最上方通过Ti和AlCu金属溅射形成正面电极金属层。本发明实现对沟槽底部拐角栅氧化层的保护，提高器件的长期稳定使用可靠性。
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公开(公告)号：CN119133234A
公开(公告)日：2024-12-13
申请号：CN202411176603.7
申请日：2024-08-26
Applicant: 扬州扬杰电子科技股份有限公司
IPC: H01L29/78 , H01L29/423 , H01L29/47 , H01L29/45 , H01L21/336
Abstract: 一种提高反向续流的双沟槽SiC MOSFET器件及制备方法。涉及半导体技术领域。包括如下步骤：S100，在N+衬底层外延生长形成N‑外延层，并通过离子注入在N‑外延层顶部形成PW区；S200，对PW区顶面进行刻蚀，形成多个栅极沟槽区；S300，在PW区内次注入形成第一P+区、第二P+区、第一N+区和第二N+区；S400，在第一P+区上刻蚀源极沟槽区，并在源极沟槽区侧壁形成欧姆接触合金，与源极沟槽两侧的P+区形成欧姆接触；S500，在栅极沟槽区侧壁和槽底淀积一层栅氧层，并通过Poly层填充，作为栅电极引出；S600，在N‑外延层上依次形成隔离介质层、欧姆接触合金层、肖特基金属层和正面电极金属层。本发明抑制了栅氧化层处的峰值电场，可以改善沟槽MOSFET栅氧化层可靠性问题。
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公开(公告)号：CN119069356A
公开(公告)日：2024-12-03
申请号：CN202411298565.2
申请日：2024-09-18
Applicant: 扬州扬杰电子科技股份有限公司
IPC: H01L21/336 , H01L29/06 , H01L29/78
Abstract: 一种N型埋层结构的SiC UMOSFET器件及制备方法。涉及半导体技术领域。包括如下步骤：S100，在重掺杂的N+衬底层的上依次生长N型缓冲层和一次N‑漂移层；S200，在一次N‑漂移层上通过离子注入依次形成重掺杂的N+区和轻掺杂的N‑区；S300，在一次N‑漂移层、N+区和N‑区的上外延生长一层二次N‑漂移层；S400，在二次N‑漂移层上通过离子注入形成的P‑well区，并在P‑well区上通过离子注入形成重掺杂的NP区和重掺杂的PP区，注入完成后高温离子激活；S500，在NP区上通过干法刻蚀形成沟槽；并在沟槽的内依次形成栅氧化层和Poly层；本发明减少激发衬底上的BPD缺陷蔓延机会，改善了器件的双极退化效应。
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公开(公告)号：CN118969611A
公开(公告)日：2024-11-15
申请号：CN202411042917.8
申请日：2024-07-31
Applicant: 扬州扬杰电子科技股份有限公司
IPC: H01L21/329 , H01L29/861 , H01L29/06
Abstract: 一种碳化硅高压二极管及制备方法，涉及半导体技术领域。通过在碳化硅外延层上刻蚀形成P型深沟槽，通过倾斜离子注入在沟槽两侧形成PN结，在器件进行反向高压测试时，由于深沟槽PN结的存在，使得高电场由碳化硅器件的表面转移到碳化硅外延材料内部。此外由于二氧化硅和氮化硅的的击穿场强远大于空气，所以在碳化硅沟槽中填充二氧化硅和氮化硅，也可以增加二极管的防打火能力。本发明结构优化设计可以更好地避免碳化硅高压二极管CP测试过程中打火现象的发生，降低了产品的损失成本。
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Patent Agency Ranking
公开(公告)号：CN118888449A
公开(公告)日：2024-11-01
申请号：CN202410971754.5
申请日：2024-07-19
Applicant: 扬州扬杰电子科技股份有限公司
IPC: H01L21/336 , H01L29/78 , H01L29/06 , H01L29/16
Abstract: 一种提高栅氧可靠性的SiC器件及制备方法，涉及半导体技术领域。本发明在平面栅SiC MOSFET器件的JFET区中间的SiC/SiO2界面采用反向PN结二极管结构进行保护设计，在器件关断时，P+区的两端包裹在栅氧化层的拐角处，更好保护了栅氧化层，避免电场在此处集中，降低了击穿失效概率。而在门极加压时，反向的PN结又避免了在栅漏之间产生漏电流，因此提高了SiC MOSFET器件的长期使用可靠性。
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公开(公告)号：CN118231260A
公开(公告)日：2024-06-21
申请号：CN202410554028.3
申请日：2024-05-07
Applicant: 扬州扬杰电子科技股份有限公司
IPC: H01L21/336 , H01L29/78
Abstract: 一种集成沟道二极管SiC MOSFET器件及制备方法，涉及半导体器件。本发明提供了一种源极驱动沟道二极管的SiC MOS结构，当SiC MOS器件工作在第三象限时，源极加上正电压，可以将部分沟道开启，一部分电流通过沟道从源极流向漏极，还有一部分电流通过寄生P‑i‑N二极管流向漏极，电流路径可以分解为两个流向，极大的降低了器件在第三项象限的导通损耗。本发明方法制作工艺简单，效果显著，可以应用于新型碳化硅MOSFET功率器件的制造。
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公开(公告)号：CN118213273A
公开(公告)日：2024-06-18
申请号：CN202410623582.2
申请日：2024-05-20
Applicant: 扬州扬杰电子科技股份有限公司
IPC: H01L21/329 , H01L29/06 , H01L29/872
Abstract: 一种提高HV‑H3TRB可靠性能力的二极管及制备方法，涉及半导体器件。本发明延长P型掺杂区二的长度，使得在HV‑H3TRB高压高湿的环境中，起到了保护碳化硅外延层的作用，从而保护整个器件不被击穿。本发明延长P型掺杂区二的长度，使得终端的电场强度被进一步的分解，从而提高整个器件的反向耐压。
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公开(公告)号：CN115389897A
公开(公告)日：2022-11-25
申请号：CN202211067058.9
申请日：2022-09-01
Applicant: 扬州扬杰电子科技股份有限公司
IPC: G01R31/26
Abstract: 一种基于UIS的SiC芯片测试方法。涉及一种半导体器件测试方法。包括以下步骤：S100，将待测的碳化硅功率器件进行电性检测，然后从电性检测合格的产品中选取若干只碳化硅功率器件在常温下分别进行UIS极限能力测试，测试出相应的UIS极限能力值，并计算平均UIS极限能力测试值，记作Emax；S200，第一次测试：将UIS极限能力测试的能量设置为Emax的25%‑30%；S300，第二次测试：将UIS测试的能量设置为Emax的20%‑25%，S400，第N‑1次测试：将UIS测试的能量设置为Emax的5%，这一步可以将缺陷密度小于0.1 cm‑2，甚至更低的管芯筛选出来；S500，第N次测试：将UIS测试的能量设置为Emax的5%，最后一次复测，确保所有潜在风险的管芯被提前激发出来；更加有效解决了SiC功率器件在可靠性端PPM级失效问题。
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公开(公告)号：CN222852560U
公开(公告)日：2025-05-09
申请号：CN202421716127.9
申请日：2024-07-19
Applicant: 扬州扬杰电子科技股份有限公司
Abstract: 降低击穿失效概率的SiC器件，涉及半导体技术领域。本实用新型在平面栅SiC MOSFET器件的JFET区中间的SiC/SiO2界面采用反向PN结二极管结构进行保护设计，在器件关断时，P+区的两端包裹在栅氧化层的拐角处，更好保护了栅氧化层，避免电场在此处集中，降低了击穿失效概率。而在门极加压时，反向的PN结又避免了在栅漏之间产生漏电流，因此提高了SiC MOSFET器件的长期使用可靠性。
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