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公开(公告)号：CN1410884A
公开(公告)日：2003-04-16
申请号：CN01141496.0
申请日：2001-09-27
Applicant: 中国科学院计算技术研究所
IPC: G06F9/30
Abstract: 一种与例外处理结合的猜测执行指令取消装置包括：通用寄存器及其映射表、浮点寄存器及其映射表，还包括执行转移指令的部件，其根据转移条件进行判断，并将结果写回到操作队列。本发明采用的中断处理具有精确性，保证了现场恢复的精确性；同时因为将分支错误与中断处理结合起来，又减少了逻辑的复杂度，更利于实现和提高主频。与其它处理器的指令取消机制比起来，本发明具有结构简单现场精确的特点。
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公开(公告)号：CN103336571B
公开(公告)日：2016-02-03
申请号：CN201310232749.4
申请日：2013-06-13
Applicant: 中国科学院计算技术研究所
IPC: G06F1/32
Abstract: 本发明公开一种降低多线程程序功耗的方法和系统，当到达第一个栅栏时，在栅栏间隔时间预测表中记录栅栏地址和最后一个线程离开栅栏的时间；当最后一个线程离开第i+1个栅栏时，用此刻的时间减去最后一个线程离开第i个栅栏的时间，得到第i个栅栏的间隔时间；将第i个栅栏的地址和间隔时间写入栅栏间隔时间预测表；当线程再次到达同一个栅栏，先到达栅栏同步点的线程使用从栅栏间隔时间预测表读出的间隔时间减去计算时间，预测该线程的忙等待时间，选择进入合适的低功耗模式；当该栅栏的预测间隔时间即将来临时，将之前先到达该栅栏同步点的线程恢复到正常的功耗模式，并更新栅栏间隔时间预测表，从而降低整个处理器的功耗。
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公开(公告)号：CN101477512B
公开(公告)日：2011-03-23
申请号：CN200910077030.1
申请日：2009-01-16
Applicant: 中国科学院计算技术研究所
IPC: G06F15/173 , G06F12/08
Abstract: 本发明公开了一种处理器系统及其访存方法。所述系统，包括：I/O总线，还包括：至少一个多核处理器和I/O控制器，所述多核处理器，采用二维网格作为基本互连拓扑结构，多核处理器间通过所述I/O总线连接，所述二维网格中的每个结点包括：交叉开关，主设备，以及从设备，其中：所述交叉开关，用于连接所述主设备和从设备，以及与所述二维网格中的其他相邻结点的交叉开关互连，进行处理器核间的数据传输；所述主设备，用于通过与所述交叉开关连接，向所述从设备主动发起读写请求；所述从设备，用于通过与所述交叉开关连接，接受所述主设备的请求并进行数据或状态响应。所述I/O控制器，与所述二维网格的边界结点连接，用于实现所述多核处理器间的数据传输。
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公开(公告)号：CN101354682B
公开(公告)日：2010-12-15
申请号：CN200810119856.5
申请日：2008-09-12
Applicant: 中国科学院计算技术研究所
IPC: G06F12/08
Abstract: 本发明提供一种多处理器系统，用于解决多处理器中存在的目录访问冲突，包括：至少两个包含有一级缓存的处理器核，与所述处理器核连接的访存失效队列，至少两个二级缓存，与所述二级缓存连接的目录访问管理队列，所述的访存失效队列与所述的目录访问管理队列通过互连网络连接；其中，在所述的二级缓存中包括有用于维护缓存一致性的目录，在所述的目录访问管理队列中包括有状态应答比较电路。本发明还提供了用于解决多处理器访问目录冲突的方法。本发明具有实现简单，无需像现有的侦听机制那样采用复杂的硬件资源的优点。在本发明的方法中，目录不会向处理器返回请求不成功的应答，处理器核也不需要实现请求重发机制，由此简化了处理器核的设计。
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公开(公告)号：CN100530164C
公开(公告)日：2009-08-19
申请号：CN200710308571.1
申请日：2007-12-29
Applicant: 中国科学院计算技术研究所
Abstract: 本发明公开了RISC处理器及其寄存器标志位处理方法。该处理器包括物理寄存器堆、运算部件和译码器，所述物理寄存器堆包括模拟标志寄存器，用于模拟实现CISC处理器的标志寄存器标志位；所述运算部件包括标志读写模块，用于读写模拟标志寄存器标志位的值。所述运算部件还包括运算控制器，用于在运算过程中，当RISC处理器处于X86虚拟机工作模式时，根据模拟标志寄存器标志位的值，进行控制。
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Patent Agency Ranking
公开(公告)号：CN101477481A
公开(公告)日：2009-07-08
申请号：CN200910077991.2
申请日：2009-02-06
Applicant: 中国科学院计算技术研究所
IPC: G06F11/10
Abstract: 本发明公开了一种自动纠错系统及方法。该方法包括下列步骤：根据输入数据进行错误检查修正码编码，并将所述根据输入数据进行编码得到的错误检查修正码和所述输入数据一并存储；根据读出的所述输入数据进行错误检查修正码编码，同时将所述根据输入数据进行编码得到的错误检查修正码与所述根据读出数据进行编码得到的错误检查修正码进行对比，查找错误数据位；根据所述错误数据位对读出数据进行纠正，并将纠正后的数据输入存储介质，同时将包括所述错误数据位的信息发送出去并发出重新读出数据请求。其能够实现自动纠正存储介质中的读写错误。
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公开(公告)号：CN101464839A
公开(公告)日：2009-06-24
申请号：CN200910076546.4
申请日：2009-01-08
Applicant: 中国科学院计算技术研究所
IPC: G06F12/08
Abstract: 本发明公开了一种访存缓冲装置及方法。所述方法包括下列步骤：上行读通道收到CPU发出的读请求，根据情况，对符合缓冲操作条件的读请求进行缓存，并转发一个包含所述符合缓冲操作条件的读请求的读地址长度的读取更多数据的读请求；对不符合缓冲操作条件的读请求，直接通过下行读通道转发所述不符合缓冲操作条件的读请求；下行读通道收到读数据返回，根据情况，将所述读数据返回缓存后将其中所述读请求的读数据返回返回给CPU；或者直接将所述读数据返回返回给CPU。其能够提高内存的有效传输带宽，减小访存延迟。
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公开(公告)号：CN101430664A
公开(公告)日：2009-05-13
申请号：CN200810119855.0
申请日：2008-09-12
Applicant: 中国科学院计算技术研究所
Abstract: 本发明提供一种符合AXI协议的多处理器系统，包括至少两个包含有一级缓存的处理器核，以及至少两个二级缓存，处理器核与二级缓存间通过总线连接；总线包括读地址通道、读数据通道、写地址通道、写数据通道以及写应答通道；通道中的线路根据所传送的内容分为域，通道包括根据所述AXI协议所规定的域；其中，在写地址通道中，还包括用于标识写地址请求的目标ID的AWDID域，以及用于在写操作中传输一级缓存中的缓存块的状态信息的AWSTATE域；在写数据通道中，还包括用于标识写数据请求的目标ID的WDID域；在读地址通道中，还包括用于标识写地址请求的目标ID的ARDID域，以及用于表示读命令的ARCMD域；在读数据通道中，还包括用于表示读状态应答的RSTATE域。
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公开(公告)号：CN101354682A
公开(公告)日：2009-01-28
申请号：CN200810119856.5
申请日：2008-09-12
Applicant: 中国科学院计算技术研究所
IPC: G06F12/08
Abstract: 本发明提供一种多处理器系统，用于解决多处理器中存在的目录访问冲突，包括：至少两个包含有一级缓存的处理器核，与所述处理器核连接的访存失效队列，至少两个二级缓存，与所述二级缓存连接的目录访问管理队列，所述的访存失效队列与所述的目录访问管理队列通过互连网络连接；其中，在所述的二级缓存中包括有用于维护缓存一致性的目录，在所述的目录访问管理队列中包括有状态应答比较电路。本发明还提供了用于解决多处理器访问目录冲突的方法。本发明具有实现简单，无需像现有的侦听机制那样采用复杂的硬件资源的优点。在本发明的方法中，目录不会向处理器返回请求不成功的应答，处理器核也不需要实现请求重发机制，由此简化了处理器核的设计。
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公开(公告)号：CN101226468A
公开(公告)日：2008-07-23
申请号：CN200810057216.6
申请日：2008-01-30
Applicant: 中国科学院计算技术研究所
IPC: G06F9/38
Abstract: 本发明公开了一种RISC处理器装置及其有界访存方法。该装置包括物理寄存器堆，译码器和运算部件，所述物理寄存器堆包括上界地址寄存器，用于存储作为上界的有效地址；以及下界地址寄存器，用于存储作为下界的有效地址；所述运算部件，包括第一判断模块，用于在访存指令中，根据上界地址寄存器中存储的上界地址和/或下界地址寄存器中存储的下界地址，判断指令操作数地址的有效性；还包括第二判断模块，用于在访存指令中，根据上界地址寄存器中存储的上界地址和/或下界地址寄存器中存储的下界地址，判断指令地址的有效性。其在RISC处理器支持的X86虚拟机中，提高X86虚拟机的速度。
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