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公开(公告)号：CN105824604B
公开(公告)日：2017-08-29
申请号：CN201510824901.7
申请日：2015-11-24
Applicant: 中国科学院计算技术研究所
CPC classification number: G06F9/38
Abstract: 本发明公开一种多输入多输出处理器流水线数据同步装置及方法，所述装置包括：具有多个运算流水级的多输入多输出功能部件，通过执行对输入操作数的运算响应指令；流水线控制器，接收指令，解析指令所需的输入操作数并判断输入操作数的有效性，若全部有效，则发送指令进入功能部件，若至少一个无效，则发送空指令进入功能部件；流水线控制器接收功能部件的输出请求，并判断可行性，若可行，则在芯片的一个节拍周期内接收所述输出请求，并在一定时间内将输出请求转发至存储器，若不可行，则阻塞功能部件的输出。由此，不仅解决了多输入多输出功能部件的流水线同步化问题，同时能很大程度降低处理器访存开销，提高处理器的访存效率。
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公开(公告)号：CN105824604A
公开(公告)日：2016-08-03
申请号：CN201510824901.7
申请日：2015-11-24
Applicant: 中国科学院计算技术研究所
CPC classification number: G06F9/38 , G06F9/3871 , G06F9/52
Abstract: 本发明公开一种多输入多输出处理器流水线数据同步装置及方法，所述装置包括：具有多个运算流水级的多输入多输出功能部件，通过执行对输入操作数的运算响应指令；流水线控制器，接收指令，解析指令所需的输入操作数并判断输入操作数的有效性，若全部有效，则发送指令进入功能部件，若至少一个无效，则发送空指令进入功能部件；流水线控制器接收功能部件的输出请求，并判断可行性，若可行，则在芯片的一个节拍周期内接收所述输出请求，并在一定时间内将输出请求转发至存储器，若不可行，则阻塞功能部件的输出。由此，不仅解决了多输入多输出功能部件的流水线同步化问题，同时能很大程度降低处理器访存开销，提高处理器的访存效率。
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公开(公告)号：CN101446842A
公开(公告)日：2009-06-03
申请号：CN200810247389.4
申请日：2008-12-29
Applicant: 中国科学院计算技术研究所
IPC: G06F1/04
Abstract: 本发明涉及一种门控时钟系统及其工作方法，系统包括用于产生使能信号的叶结点，所述系统还包括转换单元和门控单元，所述转换单元，用于接收所述叶结点产生的使能信号，将所述使能信号转换成新使能信号，将所述新使能信号输入到所述门控单元，所述新使能信号比所述使能信号晚一拍开始和结束；所述门控单元，用于采用所述新使能信号产生门控时钟。本发明能够保证门控时钟在使能信号失效后关闭。
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公开(公告)号：CN105528191B
公开(公告)日：2017-04-12
申请号：CN201510862723.7
申请日：2015-12-01
Applicant: 中国科学院计算技术研究所
IPC: G06F7/50
CPC classification number: G06F7/50
Abstract: 本发明公开一种数据累加装置、方法及数字信号处理装置，所述装置包括：累加树模块，采用二叉树结构的形式对输入数据进行累加，并输出累加结果数据；寄存模块，包含多组寄存器，对累加树模块在累加过程中产生的中间值数据及累加结果数据进行寄存；控制电路，生成数据选通信号以控制累加树模块过滤不需要累加的输入数据，以及生成flag标志信号以进行如下控制：选择将一个或多个存储于寄存器中的中间值数据与所述累加结果相加后的结果作为输出数据，或者选择直接将累加结果作为输出数据。由此，能够在一个时钟周期节拍内快速的将多组输入数据累加至一组和值。同时，所述累加装置可通过控制信号灵活选择同时累加多个输入数据中的部分数据。
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公开(公告)号：CN105528191A
公开(公告)日：2016-04-27
申请号：CN201510862723.7
申请日：2015-12-01
Applicant: 中国科学院计算技术研究所
IPC: G06F7/50
CPC classification number: G06F7/50 , G06F7/5095
Abstract: 本发明公开一种数据累加装置、方法及数字信号处理装置，所述装置包括：累加树模块，采用二叉树结构的形式对输入数据进行累加，并输出累加结果数据；寄存模块，包含多组寄存器，对累加树模块在累加过程中产生的中间值数据及累加结果数据进行寄存；控制电路，生成数据选通信号以控制累加树模块过滤不需要累加的输入数据，以及生成flag标志信号以进行如下控制：选择将一个或多个存储于寄存器中的中间值数据与所述累加结果相加后的结果作为输出数据，或者选择直接将累加结果作为输出数据。由此，能够在一个时钟周期节拍内快速的将多组输入数据累加至一组和值。同时，所述累加装置可通过控制信号灵活选择同时累加多个输入数据中的部分数据。
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Patent Agency Ranking
公开(公告)号：CN105488565A
公开(公告)日：2016-04-13
申请号：CN201510792463.0
申请日：2015-11-17
Applicant: 中国科学院计算技术研究所
IPC: G06N3/06
Abstract: 本发明提供一种加速深度神经网络算法的加速芯片的运算装置及方法，所述装置包括：向量加法处理器模块，进行向量的加法或减法、和/或深度神经网络算法中的pooling层算法的向量化的运算；向量函数值运算器模块，深度神经网络算法中的非线性求值的向量化运算；向量乘加器模块，进行向量的乘加运算；所述三个模块执行可编程指令，互相交互以计算神经网络的神经元值和网络输出结果、以及、代表输入层神经元对输出层神经元作用强度的突触权重变化量；所述三个模块中均设置有中间值存储区域，并对主存储器进行读取与写入操作。由此，能够减少对主存储器的中间值读取和写入次数，降低加速器芯片的能量消耗，避免数据处理过程中的数据缺失和替换问题。
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公开(公告)号：CN105468335B
公开(公告)日：2017-04-12
申请号：CN201510825061.6
申请日：2015-11-24
Applicant: 中国科学院计算技术研究所
IPC: G06F9/38
CPC classification number: G06F9/38
Abstract: 本发明公开一种流水级运算装置、数据处理方法及片上网络芯片，所述流水级运算装置包括三个流水级模块，其中，第一流水级模块对来自所述第一输入缓存寄存器模块的数据及其最大值索引进行向量加法或减法运算，第二流水级模块对输入数据进行导数值的求解以及激活函数的求解，第三流水级模块对输入数据进行乘法与加法的操作；所述装置根据程序指令所指定的运算操作选择性地执行第一、第二、和第三流水级模块中的运算处理中的任一运算处理或它们之中任意两者或三者的组合的运算处理，并由所述第三缓存寄存器输出最终运算结果。由此，提高芯片的工作效率以及高数据吞吐量以使芯片达到最佳的运算性能。
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公开(公告)号：CN105468335A
公开(公告)日：2016-04-06
申请号：CN201510825061.6
申请日：2015-11-24
Applicant: 中国科学院计算技术研究所
IPC: G06F9/38
CPC classification number: G06F9/38
Abstract: 本发明公开一种流水级运算装置、数据处理方法及片上网络芯片，所述流水级运算装置包括三个流水级模块，其中，第一流水级模块对来自所述第一输入缓存寄存器模块的数据及其最大值索引进行向量加法或减法运算，第二流水级模块对输入数据进行导数值的求解以及激活函数的求解，第三流水级模块对输入数据进行乘法与加法的操作；所述装置根据程序指令所指定的运算操作选择性地执行第一、第二、和第三流水级模块中的运算处理中的任一运算处理或它们之中任意两者或三者的组合的运算处理，并由所述第三缓存寄存器输出最终运算结果。由此，提高芯片的工作效率以及高数据吞吐量以使芯片达到最佳的运算性能。
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公开(公告)号：CN106529668B
公开(公告)日：2018-12-04
申请号：CN201610979814.3
申请日：2016-11-08
Applicant: 中国科学院计算技术研究所
IPC: G06N3/06
Abstract: 本发明提供一种加速深度神经网络算法的加速芯片的运算装置及方法，所述装置包括：向量加法处理器模块，进行向量的加法或减法、和/或深度神经网络算法中的池化层算法的向量化的运算；向量函数值运算器模块，深度神经网络算法中的非线性求值的向量化运算；向量乘加器模块，进行向量的乘加运算；所述三个模块执行可编程指令，互相交互以计算神经网络输出结果以及代表中间层之间神经元作用强度的突触权重变化量；所述三个模块中均设置有中间值存储区域，并对主存储器进行读取与写入操作。由此，能够减少对主存储器的中间值读取和写入次数，降低加速器芯片的能量消耗，避免数据处理过程中的数据缺失和替换问题。
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公开(公告)号：CN106529668A
公开(公告)日：2017-03-22
申请号：CN201610979814.3
申请日：2016-11-08
Applicant: 中国科学院计算技术研究所
IPC: G06N3/06
Abstract: 本发明提供一种加速深度神经网络算法的加速芯片的运算装置及方法，所述装置包括：向量加法处理器模块，进行向量的加法或减法、和/或深度神经网络算法中的池化层算法的向量化的运算；向量函数值运算器模块，深度神经网络算法中的非线性求值的向量化运算；向量乘加器模块，进行向量的乘加运算；所述三个模块执行可编程指令，互相交互以计算神经网络输出结果以及代表中间层之间神经元作用强度的突触权重变化量；所述三个模块中均设置有中间值存储区域，并对主存储器进行读取与写入操作。由此，能够减少对主存储器的中间值读取和写入次数，降低加速器芯片的能量消耗，避免数据处理过程中的数据缺失和替换问题。
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