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公开(公告)号：CN100426260C
公开(公告)日：2008-10-15
申请号：CN200510130722.X
申请日：2005-12-23
Applicant: 中国科学院计算技术研究所
Abstract: 本发明公开了一种利用路预测技术的多线程处理器的取指方法，该方法包括：在多路组相联的指令高速缓存中，使用路预测器为取指优先级最高的线程预测该线程的指令处在哪一路中，然后使用该线程的程序计数器访问预测的路进行取指，同时使用取指优先级次高的线程的程序计数器访问指令高速缓存其余的路进行取指。本发明还公开了一种利用路预测技术的多线程处理器的取指系统。本发明使用单端口的高速缓存对多个线程进行取指，既避免了在多线程处理器中使用多端口高速缓存增大了芯片面积，又解决了多线程处理器中使用单端口高速缓存只能对一个线程取指造成取指带宽不高的问题。
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公开(公告)号：CN100345136C
公开(公告)日：2007-10-24
申请号：CN200410009284.7
申请日：2004-06-30
Applicant: 中国科学院计算技术研究所
IPC: G06F13/40
Abstract: 本发明公开了一种使64位处理器兼容32位桥接芯片的系统及转换装置，该系统包括64位处理器、32位桥接芯片和一个转换装置，该转换装置包括64位处理器系统接口模块、64-32位系统总线命令转换电路、64-32位系统总线地址/数据转换电路、32-64位系统总线数据转换电路、32位处理器系统接口模块。该系统还可以包括一片外CACHE，相应的所述的转换装置则包括一个与CACHE连接的片外CACHE控制模块。采用的本发明的转换装置后，当64位MIPS处理器工作于32位模式下的时候，可使64位处理器兼容32位桥接芯片，从而降低了成本。本发明的转换装置还为32位MIPS桥接芯片提供了对处理器片外CACHE的支持，充分发挥了64位MIPS处理器的性能。
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公开(公告)号：CN1963789A
公开(公告)日：2007-05-16
申请号：CN200510086860.2
申请日：2005-11-11
Applicant: 中国科学院计算技术研究所
IPC: G06F12/08
Abstract: 本发明公开了一种适用于上下文切换的栈高速缓冲存储器及缓冲存储方法。该栈高速缓冲存储器，包括：至少两个栈高速缓存块，一个或门电路，一个选择器；所述栈高速缓存块由标志部分、数据部分和控制部分组成；所述栈高速缓存块的控制部分包括：至少三个比较电路和一个与门电路。该方法步骤包括：(1)初始化栈；(2)栈空间分配；(3)栈空间回收；(4)进行标志比较，根据标志比较结果确定访问栈高速缓存是否命中。本发明的栈高速缓存以块为组织形式，在栈高速缓存块标志中采用了专门的进程地址空间标识，用以区别不同进程的地址空间，从而能很好的适应进程(包括线程)上下文切换，且硬件开销小，控制简单，避免了实现的复杂性。
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公开(公告)号：CN1987825A
公开(公告)日：2007-06-27
申请号：CN200510130722.X
申请日：2005-12-23
Applicant: 中国科学院计算技术研究所
Abstract: 本发明公开了一种利用路预测技术的多线程处理器的取指方法，该方法包括：在多路组相联的指令高速缓存中，使用路预测器为取指优先级最高的线程预测该线程的指令处在哪一路中，然后使用该线程的程序计数器访问预测的路进行取指，同时使用取指优先级次高的线程的程序计数器访问指令高速缓存其余的路进行取指。本发明还公开了一种利用路预测技术的多线程处理器的取指系统。本发明使用单端口的高速缓存对多个线程进行取指，既避免了在多线程处理器中使用多端口高速缓存增大了芯片面积，又解决了多线程处理器中使用单端口高速缓存只能对一个线程取指造成取指带宽不高的问题。
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公开(公告)号：CN101354682B
公开(公告)日：2010-12-15
申请号：CN200810119856.5
申请日：2008-09-12
Applicant: 中国科学院计算技术研究所
IPC: G06F12/08
Abstract: 本发明提供一种多处理器系统，用于解决多处理器中存在的目录访问冲突，包括：至少两个包含有一级缓存的处理器核，与所述处理器核连接的访存失效队列，至少两个二级缓存，与所述二级缓存连接的目录访问管理队列，所述的访存失效队列与所述的目录访问管理队列通过互连网络连接；其中，在所述的二级缓存中包括有用于维护缓存一致性的目录，在所述的目录访问管理队列中包括有状态应答比较电路。本发明还提供了用于解决多处理器访问目录冲突的方法。本发明具有实现简单，无需像现有的侦听机制那样采用复杂的硬件资源的优点。在本发明的方法中，目录不会向处理器返回请求不成功的应答，处理器核也不需要实现请求重发机制，由此简化了处理器核的设计。
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Patent Agency Ranking
公开(公告)号：CN101430664A
公开(公告)日：2009-05-13
申请号：CN200810119855.0
申请日：2008-09-12
Applicant: 中国科学院计算技术研究所
Abstract: 本发明提供一种符合AXI协议的多处理器系统，包括至少两个包含有一级缓存的处理器核，以及至少两个二级缓存，处理器核与二级缓存间通过总线连接；总线包括读地址通道、读数据通道、写地址通道、写数据通道以及写应答通道；通道中的线路根据所传送的内容分为域，通道包括根据所述AXI协议所规定的域；其中，在写地址通道中，还包括用于标识写地址请求的目标ID的AWDID域，以及用于在写操作中传输一级缓存中的缓存块的状态信息的AWSTATE域；在写数据通道中，还包括用于标识写数据请求的目标ID的WDID域；在读地址通道中，还包括用于标识写地址请求的目标ID的ARDID域，以及用于表示读命令的ARCMD域；在读数据通道中，还包括用于表示读状态应答的RSTATE域。
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公开(公告)号：CN101354682A
公开(公告)日：2009-01-28
申请号：CN200810119856.5
申请日：2008-09-12
Applicant: 中国科学院计算技术研究所
IPC: G06F12/08
Abstract: 本发明提供一种多处理器系统，用于解决多处理器中存在的目录访问冲突，包括：至少两个包含有一级缓存的处理器核，与所述处理器核连接的访存失效队列，至少两个二级缓存，与所述二级缓存连接的目录访问管理队列，所述的访存失效队列与所述的目录访问管理队列通过互连网络连接；其中，在所述的二级缓存中包括有用于维护缓存一致性的目录，在所述的目录访问管理队列中包括有状态应答比较电路。本发明还提供了用于解决多处理器访问目录冲突的方法。本发明具有实现简单，无需像现有的侦听机制那样采用复杂的硬件资源的优点。在本发明的方法中，目录不会向处理器返回请求不成功的应答，处理器核也不需要实现请求重发机制，由此简化了处理器核的设计。
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公开(公告)号：CN1983163A
公开(公告)日：2007-06-20
申请号：CN200510132105.3
申请日：2005-12-16
Applicant: 中国科学院计算技术研究所
IPC: G06F9/38
Abstract: 本发明公开了一种利用例外机制维护多线程处理器的存储一致性的方法，该方法包括：当某一线程的一条取数指令进入访存管理队列时，查找其它线程的访存管理队列中是否有地址相关的存数指令，如果有则把该线程的取数指令置例外重新执行；当某一线程的一条存数指令进入访存管理队列时，查找其它线程的访存管理队列中是否有地址相关的访存指令，如果有则把该线程的存数指令置例外重新执行。这样，通过给两个线程间发生相关的访存指令置例外的机制，保证处理器不会同时处理两个线程间访存相关的指令，以此来保证线程间的存储一致性。
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公开(公告)号：CN101430664B
公开(公告)日：2010-07-28
申请号：CN200810119855.0
申请日：2008-09-12
Applicant: 中国科学院计算技术研究所
Abstract: 本发明提供一种多处理器系统及Cache一致性消息传输方法，包括至少两个包含有一级缓存的处理器核，以及至少两个二级缓存，处理器核与二级缓存间通过总线连接；总线包括读地址通道、读数据通道、写地址通道、写数据通道以及写应答通道；通道中的线路根据所传送的内容分为域，通道包括根据所述AXI协议所规定的域；其中，在写地址通道中，还包括用于标识写地址请求的目标ID的AWDID域，以及用于在写操作中传输一级缓存中的缓存块的状态信息的AWSTATE域；在写数据通道中，还包括用于标识写数据请求的目标ID的WDID域；在读地址通道中，还包括用于标识写地址请求的目标ID的ARDID域，以及用于表示读命令的ARCMD域；在读数据通道中，还包括用于表示读状态应答的RSTATE域。
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公开(公告)号：CN100399299C
公开(公告)日：2008-07-02
申请号：CN200510116755.9
申请日：2005-10-28
Applicant: 中国科学院计算技术研究所
IPC: G06F12/08
Abstract: 本发明公开了一种高速缓存失效的处理器访存指令处理方法，该方法包括：利用全修改Cache块节省访存带宽，通过预测失效的存数指令写高速缓存还是写低层存储系统，充分发挥两种处理方法的优点。本发明减少了失效存数指令造成的存储管理队列发生阻塞的频繁程度，避免了额外硬件开销，节省访存带宽，降低了Cache的失效率，实现存数指令对后面同一Cache块的取数指令的预取作用。
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