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公开(公告)号：CN102299061A
公开(公告)日：2011-12-28
申请号：CN201010215854.3
申请日：2010-06-22
Applicant: 中国科学院微电子研究所
IPC: H01L21/28
Abstract: 本发明涉及半导体制造领域，本发明提供了一种半导体器件的制造方法，所述方法包括：提供半导体衬底；在所述衬底上形成界面层、栅介质层和金属功函数层；在所述金属功函数层上形成扩散阻挡层；在所述扩散阻挡层上形成金属吸氧层；对所述器件进行热退火处理，以使所述金属吸氧层吸除界面层中的氧，使界面层的厚度减小并且使所述扩散阻挡层阻止金属吸氧层中的吸氧金属扩散到所述金属功函数层中。通过本发明能够在减小界面层厚度的同时，阻止吸氧金属扩散进入功函数层和/或栅介质层，从而在不影响器件的阈值电压的前提下减少等效氧化层的厚度。
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公开(公告)号：CN102237398A
公开(公告)日：2011-11-09
申请号：CN201010153756.1
申请日：2010-04-20
Applicant: 中国科学院微电子研究所
CPC classification number: H01L21/28088 , H01L29/42372 , H01L29/4966 , H01L29/513 , H01L29/517
Abstract: 本发明提出一种MOS半导体器件的栅极结构，包括：衬底；形成在所述衬底之上的界面层薄膜；形成在所述界面层薄膜之上的高K栅介质层；和形成在所述高K栅介质层之上的金属栅极，所述金属栅极从下至上依次包括金属栅功函数层、氧吸除元素阻挡层、金属栅氧吸除层、金属栅阻挡层和多晶硅层。通过在金属栅中引入金属栅氧吸除层来达到在退火工艺中隔绝外界氧气进入界面层和吸除界面层中的氧的目的，从而减薄界面层，有效地减小MOS器件的EOT，并且通过增加氧吸除元素阻挡层，从而避免“氧吸除元素”扩散进入高K栅介质层而对其产生不利影响，使得高K金属栅系统的集成更为容易，器件性能得到进一步提高。
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公开(公告)号：CN102104024A
公开(公告)日：2011-06-22
申请号：CN200910242760.2
申请日：2009-12-16
Applicant: 中国科学院微电子研究所
IPC: H01L21/8238 , H01L21/336 , H01L21/28
Abstract: 本发明公开了一种制作利用带电导电层控制阈值电压特性的CMOSFETs器件的方法。该方法是在多层高k栅介质层内部沉积数层带电导电层，该数层带电导电层之间会在高K介质内部形成电压降分布，利用该电压降分布来调节CMOSFETs器件的阈值电压。利用本发明，在几乎不增加器件的等效氧化层厚度的情况下，可以有效地控制CMOSFETs器件的阈值电压。
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公开(公告)号：CN102064176A
公开(公告)日：2011-05-18
申请号：CN200910237546.8
申请日：2009-11-11
Applicant: 中国科学院微电子研究所
IPC: H01L27/092 , H01L29/51 , H01L21/8238 , H01L21/28
CPC classification number: H01L21/823864 , H01L21/823842
Abstract: 本发明提供了一种半导体器件，包括：具有第一区域和第二区域的半导体衬底；在所述第一区域上的属于pMOS器件的第一栅极结构；在所述第二区域上的属于nMOS器件的第二栅极结构；在所述第一栅极结构的侧壁的多层第一侧墙，其中所述多层第一侧墙中邻接所述第一栅极结构的层为氧化物层；在所述第二栅极结构的侧壁的多层第二侧墙，其中所述多层第二侧墙中邻接所述第二栅极结构的层为氮化物层。应用本发明不仅可以降低pMOS器件中高k栅介质中的氧空位缺陷，而且还可以避免高温热处理过程中nMOS器件的EOT增大的问题，从而可以有效地提高高k栅介质CMOS器件的整体性能。
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公开(公告)号：CN102064133A
公开(公告)日：2011-05-18
申请号：CN200910237545.3
申请日：2009-11-11
Applicant: 中国科学院微电子研究所
IPC: H01L21/8234 , H01L21/336 , H01L21/28 , H01L27/088 , H01L29/78 , H01L29/51
CPC classification number: H01L21/823857 , H01L21/28176 , H01L29/4916 , H01L29/4966 , H01L29/4975 , H01L29/513 , H01L29/517
Abstract: 本发明提供了一种制造半导体器件的方法。在金属栅电极材料沉积后，淀积一层对氧分子具有催化功能的氧分子催化层，之后采取低温PMA退火工艺将退火氛围中的氧分子分解为更具活性的氧原子。这些氧原子透过金属栅扩散进高k栅介质薄膜中，并补偿高k薄膜中的氧空位，从而达到降低高k薄膜中的氧空位，提高高k薄膜质量的目的。本发明不仅可以实现高k栅介质薄膜的氧空位减少及缺陷降低，而且还可以避免传统PDA高温工艺导致的低介电常数SiOx界面层的生长，从而可以有效地控制整个栅介质层的EOT，并满足MOS器件继续按比例缩小的目的。同时，本发明还提供一种根据所述方法获得的半导体器件。
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Patent Agency Ranking
公开(公告)号：CN102044442A
公开(公告)日：2011-05-04
申请号：CN200910235466.9
申请日：2009-10-14
Applicant: 中国科学院微电子研究所
IPC: H01L21/336 , H01L21/28 , H01L21/283
Abstract: 本发明公开了一种改善高介电常数栅介质界面特性的方法，该方法是在MOS器件加工工艺中，在同一工艺环境中连续制备绝缘界面层和高介电常数栅介质层。利用本发明，不仅可以减少高k栅介质和界面层间由于环境污染引起的缺陷和电荷，而且还可以提高高k栅介质的质量。
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公开(公告)号：CN119903793A
公开(公告)日：2025-04-29
申请号：CN202411766369.3
申请日：2024-12-03
Applicant: 北方集成电路技术创新中心(北京)有限公司 , 中国科学院微电子研究所
IPC: G06F30/33 , G06F30/337 , G06F119/04 , G06F119/14
Abstract: 本发明公开一种集成电路的修复方法，涉及集成电路技术领域，以提高对集成电路的老化修复的实时性、修复精度和修复效果，从而提高集成电路在长时间工作过程中的性能。集成电路的修复方法包括：首先，提供待修复的集成电路。接下来，获取待修复的集成电路的第一性能关联参数和性能退化关联参数；并建立电路老化模型。接下来，对待修复的集成电路进行仿真，确定待修复的集成电路中的待修复晶体管和第一故障时间。接下来，获取待修复晶体管的第二性能关联参数。接下来，确定待修复晶体管对应的修复参数。接下来，采用栅诱导漏极泄漏电流修复方式，并根据第一故障时间和修复参数对待修复晶体管进行修复。
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公开(公告)号：CN119835969A
公开(公告)日：2025-04-15
申请号：CN202411815866.8
申请日：2024-12-11
Applicant: 中国科学院微电子研究所
Abstract: 本申请涉及半导体器件制作技术领域，提出一种铁电场效应晶体管及制备方法、存储芯片，该铁电场效应晶体管包括：具有源极、漏极、处于源极和漏极之间的沟道区域的衬底；以及，位于沟道区域之上且沿背离衬底方向依次设置的界面层、具有插层的叠层和顶电极；其中，具有插层的叠层包括：沿背离衬底方向依次设置的第一铁电层、薄膜插层和第二铁电层。本申请提出的铁电场效应晶体管，相比叠层中没有薄膜插层的铁电场效应晶体管器件，可以阻断铁电晶粒的生长，防止漏电通路的形成，进而抑制器件栅漏电流，实现器件耐久特性的提升，提升器件性能。
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公开(公告)号：CN119742231A
公开(公告)日：2025-04-01
申请号：CN202411587003.X
申请日：2024-11-07
Applicant: 北方集成电路技术创新中心(北京)有限公司 , 中国科学院微电子研究所
IPC: H01L21/3105 , H10D1/66
Abstract: 本发明公开了一种氧化层的制造方法及半导体器件，涉及半导体技术领域，以在低温环境下在半导体结构上形成高质量、高致密度、高可靠性、厚度调控范围大、且调控精度高的氧化层。所述氧化层的制造方法包括：提供半导体结构。接下来，在第一低温环境下，在半导体结构上形成第一氧化层。接下来，在第二低温环境下，对第一氧化层和部分半导体结构进行氧等离子体处理，以使第一氧化层形成第二氧化层；第二氧化层的致密性大于第一氧化层的致密性。所述半导体器件包括：半导体结构、以及设置在半导体结构上的第二氧化层，第二氧化层采用上述氧化层的制造方法制造形成。
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公开(公告)号：CN119212395A
公开(公告)日：2024-12-27
申请号：CN202411375932.4
申请日：2024-09-29
Applicant: 中国科学院微电子研究所
Abstract: 本申请公开了一种基于铁电场效应晶体管的存储装置及其制作方法，该存储装置包括：半导体衬底；位于所述半导体衬底一侧的底部选通晶体管；位于所述底部选通晶体管远离所述半导体衬底一侧的控制栅堆叠结构，所述控制栅堆叠结构包括：多层交错排布的栅极隔离层和栅电极层，所述控制栅堆叠结构中具有贯穿所述控制栅堆叠结构的第一通道孔；位于所述第一通道孔侧壁的栅叠层，所述栅叠层包括沿所述控制栅堆叠结构至所述第一通道孔方向层叠的电介质插层、铁电层和底部界面层；位于所述栅叠层远离所述控制栅堆叠结构一侧的第一沟道层和第一沟道隔离层；位于所述控制栅堆叠结构远离所述底部选通晶体管一侧的顶部选通晶体管。该存储装置具有较大的存储窗口。
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