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公开(公告)号：CN102460403A
公开(公告)日：2012-05-16
申请号：CN201080025392.7
申请日：2010-05-17
Applicant: 飞思卡尔半导体公司
IPC: G06F12/10
CPC classification number: G06F12/1036 , G06F12/0284 , G06F12/109
Abstract: 非侵入技术已经被开发成动态地和选择性地改变由处理器(12)所执行的或用于处理器(12)的地址转换。例如，在一些实施例中，存储器管理单元(16)被配置为从相应的有效的(或虚拟的)地址空间中的有效地址映射到存储器中的物理地址，其中，由存储器管理单元所执行的映射基于地址转换表(9)的地址转换条目。对于少于所有进程的子集，条目选择逻辑(81)从地址转换条目中的相应的地址转换条目中所编码的多个替代性映射当中进行选择。对于被映射用于该子集的特定进程的至少一些有效地址，特定地址转换条目的选择基于外部来源的值。在一些实施例中，仅被映射用于特定进程的有效地址中的子集经过地址转换条目选择的动态运行时间改变。
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公开(公告)号：CN102216898A
公开(公告)日：2011-10-12
申请号：CN200980120007.4
申请日：2009-03-27
Applicant: 飞思卡尔半导体公司
CPC classification number: G06F12/0859 , G06F9/3824 , G06F9/3863
Abstract: 处理器(16)和高速缓存(40)经由系统互连(12)耦合到系统存储器(13)。耦合到高速缓存的第一缓冲电路(44)接收一个或多个数据字并将一个或多个数据字存储在一个或多个项(46)的每一个中。响应于无错误接收，第一项的一个或多个数据字被写入到高速缓存。耦合到高速缓存的第二缓冲电路(50)具有用于存储存储请求的一个或多个项。每一个项具有相关控制位(S)，确定从第一存储请求形成的项是否是将从第二缓冲电路写入到系统存储器的有效项。基于一个或多个数据字的无错误接收，基于错误确定，将相关控制位设置成无效第二缓冲电路中的项的值。
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公开(公告)号：CN100565429C
公开(公告)日：2009-12-02
申请号：CN200580016632.6
申请日：2005-04-13
Applicant: 飞思卡尔半导体公司
Inventor： 威廉·C·莫耶 , 迈克尔·D·菲茨西蒙斯
CPC classification number: G06F13/4013 , G06F21/85 , G06F2221/2113 , G06F2221/2141
Abstract: 一种用于提供数据处理系统中的字符顺序控制的方法，包括：发起访问外围设备的访问，提供对应于该外围设备的第一字符顺序控制，并且使用该字符顺序控制，影响在访问过程中传送的信息的字符顺序排列。在一个实施例中，第一字符顺序控制覆盖对应于该访问的缺省字符顺序。该缺省字符顺序可由对应请求当前访问的主设备的主设备字符顺序控制提供。一种数据处理系统，包括：第一总线主设备；第一和第二外围设备；对应于第一外围设备的第一字符顺序控制和对应于第二外围设备的第二字符顺序控制；以及控制电路，其使用第一字符顺序控制，控制关于第一总线主设备和第一外围设备之间的访问的字符顺序。在一个实施例中，该数据处理系统可以包括多个主设备。
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公开(公告)号：CN100555256C
公开(公告)日：2009-10-28
申请号：CN200480029718.8
申请日：2004-09-22
Applicant: 飞思卡尔半导体公司
Inventor： 瑞安·D·贝德威尔 , 阿纳尔多·R·克鲁斯 , 约翰·J·瓦利卡 , 威廉·C·莫耶
IPC: G06F13/24
CPC classification number: G06F13/364
Abstract: 本发明涉及通信操纵，更特别地，涉及供多主控器共享的资源系统之用的通信操纵。本发明提供了一种数据处理系统及其方法。该数据处理系统包括：系统总线；耦合在系统总线上的第一总线主控器；耦合在系统总线上的第二总线主控器；耦合在系统总线上并且可由第一总线主控器和第二总线主控器使用的资源，其中该资源被配置成为由所述第一总线主控器和所述第二总线主控器中的至少一个所拥有。进一步地，资源在该资源和第一总线主控器和第二总线主控器中的至少一个之间建立通信路径，其中该通信路径用于在资源和第一总线主控器和第二总线主控器中的至少一个之间传送至少一个附加信号，并且其中通信路径由资源确定。
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公开(公告)号：CN101373426A
公开(公告)日：2009-02-25
申请号：CN200810144568.5
申请日：2004-08-30
Applicant: 飞思卡尔半导体公司
Inventor： 威廉·C·莫耶 , 詹姆斯·M·诺里斯 , 菲利普·E·马伊 , 肯特·唐纳德·莫特 , 雷蒙德·B·埃西克四世 , 布赖恩·杰夫里·卢卡斯
CPC classification number: G06F9/30181 , G06F9/3001 , G06F9/30036 , G06F9/30043 , G06F9/3455
Abstract: 提供一种用于执行SIMD运算的数据处理系统及其方法。可使用各种加载与存储指令在寄存器文件(元件34)中的寄存器和存储器(元件12)间传送多个矢量分量。可使用cnt参数表示将向或从存储器传送的分量的总数，并且可使用rcnt参数表示向或从寄存器文件中的单个寄存器传送的矢量分量的最大数量。另外，这些指令可使用各种不同的寻址模式。可独立于该寄存器分量大小指定该存储器分量大小，使得指令中的源与目标的大小可不相同。通过一些指令，可发起矢量流，并条件入队或出队。可提供截短或舍入字段，使得在传送时可截短或舍入源数据分量。另外，可在传送时对源数据分量进行有符号或无符号扩展。
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Patent Agency Ranking
公开(公告)号：CN100440154C
公开(公告)日：2008-12-03
申请号：CN200480040726.2
申请日：2004-12-21
Applicant: 飞思卡尔半导体公司
Inventor： 威廉·C·莫耶
IPC: G06F11/00
CPC classification number: G06F11/349 , G06F11/3485 , G06F11/3636
Abstract: 一种数据处理系统(10)，包括：通信总线(12)；耦合至通信总线(12)的直接存储器访问设备(16)，直接存储器访问设备(16)控制信息通道(X，CH0-CH3)，信息通道的每一通道经由通道传输(通道X-图3)在系统中从源向目标传输信息；以及耦合至直接存储器访问设备(16)的调试控制电路(26)，调试控制电路通过在每通道基础上的编程而提供与直接存储器访问设备(16)的操作参数相关的调试消息(图4-8)。操作参数包括下列至少一个：(1)DMA传输的开始或终止；(2)次循环迭代(59、61、63)传输开始和终止的时刻；(3)主循环迭代(65)开始和终止的时刻；(4)信息通道的状态信息；以及(5)与每一DMA通道请求关联的延迟(50、52、54)。
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公开(公告)号：CN101124529A
公开(公告)日：2008-02-13
申请号：CN200580016632.6
申请日：2005-04-13
Applicant: 飞思卡尔半导体公司
Inventor： 威廉·C·莫耶 , 迈克尔·D·菲茨西蒙斯
CPC classification number: G06F13/4013 , G06F21/85 , G06F2221/2113 , G06F2221/2141
Abstract: 一种用于提供数据处理系统中的字符顺序控制的方法，包括：发起访问外围设备的访问，提供对应于该外围设备的第一字符顺序控制，并且使用该字符顺序控制，影响在访问过程中传送的信息的字符顺序排列。在一个实施例中，第一字符顺序控制覆盖对应于该访问的缺省字符顺序。该缺省字符顺序可由对应请求当前访问的主设备的主设备字符顺序控制提供。一种数据处理系统，包括：第一总线主设备；第一和第二外围设备；对应于第一外围设备的第一字符顺序控制和对应于第二外围设备的第二字符顺序控制；以及控制电路，其使用第一字符顺序控制，控制关于第一总线主设备和第一外围设备之间的访问的字符顺序。在一个实施例中，该数据处理系统可以包括多个主设备。
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公开(公告)号：CN101036125A
公开(公告)日：2007-09-12
申请号：CN200580013700.3
申请日：2005-04-06
Applicant: 飞思卡尔半导体公司
IPC: G06F11/00
CPC classification number: G06F11/3636 , G06F11/3648
Abstract: 在现在的实时调试系统中，调试消息经由受限带宽端口(18)而从集成电路(10)传送到外部开发系统(25)。当一部分集成电路(10)变得愈加密集地与多总线主控器(11，12)和/或能够产生消息的多条总线(16)组装在一起之时，受限带宽端口(18)将越来越难于充分地支持要从集成电路(10)传送到外部开发系统(25)的大量调试消息。多个掩码(70、80、90、100、110、120、130、140、150)和掩码电路(36)用于有选择地对调试消息(40、50)的部分(41－45，51－55)进行掩码以便显著地提高带宽。
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公开(公告)号：CN101023424A
公开(公告)日：2007-08-22
申请号：CN200580031542.4
申请日：2005-08-15
Applicant: 飞思卡尔半导体公司
Inventor： 威廉·C·莫耶
CPC classification number: G06F9/30149 , G06F9/30032 , G06F9/30167
Abstract: 一种数据处理系统使用形成立即值(67)的数据处理指令(60)。该数据处理指令使用第一字段(67)作为立即值的一部分。数据处理指令的第二字段(66)确定该立即值内的所述部分立即值的位置定位。数据处理指令的第三字段(65)中的位值用于确定立即值的其余部分。
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公开(公告)号：CN1324429C
公开(公告)日：2007-07-04
申请号：CN03806692.0
申请日：2003-03-05
Applicant: 飞思卡尔半导体公司
Inventor： 威廉·C·莫耶 , 布赖恩·M·米勒 , 迈克尔·D·菲茨西蒙斯
IPC: G06F1/32
CPC classification number: G06F1/3237 , G06F1/3203 , Y02D10/128 , Y02D50/20
Abstract: 讨论识别低功率设备中的可恢复状态的系统和方法。具有仲裁器(110，310，或410)以批准系统总线访问到多个总线主控器的低功率设备(100，300，或400)被设置以启动低功率操作模式。低功率设备内的低功率控制器(150，350，或450)提供请求到总线仲裁器以启动低功率模式。总线仲裁器停止批准总线请求到总线主控器，并且识别系统总线何时处理完所有当前总线访问。当系统总线空闲时，总线仲裁器返回总线批准信号到低功率控制器。与总线主控器相关联的时钟被禁止以挂起总线仲裁器，并且允许较少的功率被低功率设备消耗。
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