公开(公告)号：CN102216898B

公开(公告)日：2013-12-04

申请号：CN200980120007.4

申请日：2009-03-27

Applicant: 飞思卡尔半导体公司

Inventor： 威廉·C·莫耶 ,  库延·普

IPC: G06F5/00 ,  G06F12/00 ,  G06F11/08

CPC classification number: G06F12/0859 ,  G06F9/3824 ,  G06F9/3863

Abstract: 处理器(16)和高速缓存(40)经由系统互连(12)耦合到系统存储器(13)。耦合到高速缓存的第一缓冲电路(44)接收一个或多个数据字并将一个或多个数据字存储在一个或多个项(46)的每一个中。响应于无错误接收，第一项的一个或多个数据字被写入到高速缓存。耦合到高速缓存的第二缓冲电路(50)具有用于存储存储请求的一个或多个项。每一个项具有相关控制位(S)，确定从第一存储请求形成的项是否是将从第二缓冲电路写入到系统存储器的有效项。基于一个或多个数据字的无错误接收，基于错误确定，将相关控制位设置成无效第二缓冲电路中的项的值。

公开(公告)号：CN102216898A

公开(公告)日：2011-10-12

申请号：CN200980120007.4

申请日：2009-03-27

Applicant: 飞思卡尔半导体公司

Inventor： 威廉·C·莫耶 ,  库延·普

IPC: G06F5/00 ,  G06F12/00 ,  G06F11/08

CPC classification number: G06F12/0859 ,  G06F9/3824 ,  G06F9/3863

Abstract: 处理器(16)和高速缓存(40)经由系统互连(12)耦合到系统存储器(13)。耦合到高速缓存的第一缓冲电路(44)接收一个或多个数据字并将一个或多个数据字存储在一个或多个项(46)的每一个中。响应于无错误接收，第一项的一个或多个数据字被写入到高速缓存。耦合到高速缓存的第二缓冲电路(50)具有用于存储存储请求的一个或多个项。每一个项具有相关控制位(S)，确定从第一存储请求形成的项是否是将从第二缓冲电路写入到系统存储器的有效项。基于一个或多个数据字的无错误接收，基于错误确定，将相关控制位设置成无效第二缓冲电路中的项的值。