公开(公告)号：CN208723865U

公开(公告)日：2019-04-09

申请号：CN201821502409.3

申请日：2018-09-13

Applicant: 长江存储科技有限责任公司

Inventor： 何杰 ,  杨诗洋 ,  王颀 ,  宋大植 ,  詹姆士·金

IPC: H03K5/156 ,  H03K5/00

Abstract: 本实用新型实施例公开了一种占空比校准电路，包括：延迟线、下降沿检测模块和相位插值模块；延迟线串联有多个子延迟线，每个子延迟线包括一个或多个串联且延迟时间相等的延时单元，前一个子延迟线中延时单元的延迟时间小于后一个子延迟线中延时单元的延迟时间；下降沿检测模块，用于根据待校准信号的频率从延迟线上获得待校准信号的多个延时信号，并根据待校准信号和每个延时信号检测待校准信号的下降沿，得到下降沿状态检测信号；相位插值模块，用于根据待校准信号和所述下降沿状态检测信号，获得校准后的信号。本实用新型能够满足在满足不同频率信号的占空比校准精度的情况下，减小电路的功耗和占用面积。(ESM)同样的发明创造已同日申请发明专利

公开(公告)号：CN208674116U

公开(公告)日：2019-03-29

申请号：CN201821438352.5

申请日：2018-08-31

Applicant: 长江存储科技有限责任公司

Inventor： 黄新运 ,  王颀 ,  付祥 ,  夏志良 ,  张黄鹏

IPC: H01L27/1157 ,  H01L27/11578

Abstract: 本申请公开了一种半导体器件，该半导体器件中，其每个沟道孔内的第一掺杂类型材料层和第二掺杂类型材料层作为对应存储串的各个存储单元的源极和漏极，同一存储串内的各个存储单元均可以通过源极和漏极实现电路通路，因而，通过同一沟道孔内的源极和漏极能够将同一存储串内的各个存储单元形成并联结构。如此，在每个存储单元的栅极上施加较小的控制电压即可实现对存储单元的选通，而且，因同一存储串内的各个存储单元为并联结构。因而，该存储器的结构有利于降低存储器中的读取干扰、传输干扰和编辑干扰。此外，漏极与源极形成的PN结与电荷遂穿层可以零距离接触，从而减小了穿过PN结处的遂穿电流的衰减，进而提高了半导体器件的各种操作速率。(ESM)同样的发明创造已同日申请发明专利