一种曝光时间不受限的压缩超快成像系统及方法

    公开(公告)号:CN115695977B

    公开(公告)日:2024-04-19

    申请号:CN202211333864.6

    申请日:2022-10-28

    Abstract: 本发明涉及一种曝光时间不受限的压缩超快成像系统及方法,属于计算成像领域。通过互补式轮流采样方式,将长时间曝光的采集过程,按时间交替分配到两个或多个条纹相机和积分相机的组合上,同时利用一个额外的积分相机来记录轮次切换中可能遗漏的信息,这样每个条纹相机上得到采样帧数就可以控制在较低水平。而目前的主流重构算法,即使在具有SI辅助的条件下,当压缩帧率大于50帧时,重构图像的PSNR也难以超过30dB。这种成像方式不受采样帧率的影响,并且切换过程也不会丢失信息,还可以进行长时间曝光,当每组帧数控制在10帧以内时,重构图像的PSNR可以优于30dB,这样的图像质量从视觉上已经难以察觉其与原始图像的差别。

    一种无编码CUP-VISAR系统及数据重构方法

    公开(公告)号:CN117492029A

    公开(公告)日:2024-02-02

    申请号:CN202311455541.9

    申请日:2023-11-03

    Abstract: 本发明涉及一种无编码CUP‑VISAR系统及数据重构方法,属于以采用光学方法为特征的计量设备领域。本发明根据积分相机上采集到的空间混叠二维数据和条纹相机上采集到的时间维度数据构建数学模型,使用适配的最优化方法求解,结合行锚定降噪方法,实现数据在空间和时间上的高质量重构。本发明通过积分相机将干涉仪产生的动态条纹在时间维度上积分,得到高空间分辨率的采样数据,作为第一保真项,同时结合从条纹相机采集的时间维度数据作为第二保真项,共同来构建数学模型;然后使用混合整数非线性规划方法或整数规划方法,完整地重构出三维动态条纹数据;最后使用行锚定降噪方法,得到高质量的重构数据。

    一种集成自偏置NMOS快速关断的RC-LIGBT器件

    公开(公告)号:CN117423737A

    公开(公告)日:2024-01-19

    申请号:CN202311391513.5

    申请日:2023-10-25

    Abstract: 本发明涉及一种集成自偏置NMOS快速关断的RC‑LIGBT器件,属于半导体器件领域。该器件主要包括沟槽栅区域、自偏置NMOS区域、P型埋层区域和LIGBT区域。其中沟槽栅区域包括栅极和栅二氧化硅层;P型埋层区域分布在LIGNT区域中;自偏置NMOS区域包括N+发射极、P‑body、N型漂移区和NMOS栅氧化层。本发明通过集成自偏置的NMOS和P型埋层,采用沟槽栅技术以及SiO2隔离层把集电极的P+和N+隔开,增加了两者之间的等效电阻,抑制了RC‑LIGBT的Snapback效应,能够降低器件的反向导通电压、减小关断时间和关断损耗并增强器件的耐压能力。

    可重构DW卷积和普通卷积的FPGA实现方法及其加速器

    公开(公告)号:CN116775558A

    公开(公告)日:2023-09-19

    申请号:CN202310963503.8

    申请日:2023-08-02

    Abstract: 本发明涉及一种可重构DW卷积和普通卷积的FPGA实现方法及其加速器,属于计算机领域。该方法包括以下步骤:对FPGA部署卷积神经网络模型时,进行输入特征图的数据重排和权重数据重排;采用数据切片重排,一次将一个切片中的数据存储到FPGA的片上存储中。本发明的方法旨在通过ARM上权重排序程序的简单修改即可完成DW卷积和普通卷积在FPGA上的融合,且不需要再对FPGA上部署的加速器做更多的修改。即在不额外增加任何FPGA硬件资源的情况下,将DW卷积融合到针对普通卷积设计的加速器中。

    一种具有单置换网络的分层半并行LDPC译码器系统

    公开(公告)号:CN112636767B

    公开(公告)日:2023-04-07

    申请号:CN202011411615.5

    申请日:2020-12-03

    Abstract: 本发明涉及一种具有单置换网络的分层半并行LDPC译码器系统,属于译码器硬件设计领域。该系统包括单置换网络的分层译码架构、单置换网络的分层半并行译码架构、分层半并行译码的流水线设计、分层半并行LDPC译码器的硬件构架。本发明通过更改从变量节点传递到校验节点的每个信息块的循环移位值,去掉了校验节点和变量节点之间的置换网络模块,即通过单置换网络就可以完成译码器的循环移位操作,从而减小了译码器的硬件资源。采用半并行的译码结构,同时在半层之间加入流水线。与分层全并行结构的译码器相比,半并行结构的译码器的变量节点并行度仅为码长的一半,但可以实现其3/4的吞吐量,同时将硬件资源减少了一半。

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