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公开(公告)号：CN112636767B
公开(公告)日：2023-04-07
申请号：CN202011411615.5
申请日：2020-12-03
Applicant: 重庆邮电大学
IPC: H03M13/11
Abstract: 本发明涉及一种具有单置换网络的分层半并行LDPC译码器系统，属于译码器硬件设计领域。该系统包括单置换网络的分层译码架构、单置换网络的分层半并行译码架构、分层半并行译码的流水线设计、分层半并行LDPC译码器的硬件构架。本发明通过更改从变量节点传递到校验节点的每个信息块的循环移位值，去掉了校验节点和变量节点之间的置换网络模块，即通过单置换网络就可以完成译码器的循环移位操作，从而减小了译码器的硬件资源。采用半并行的译码结构，同时在半层之间加入流水线。与分层全并行结构的译码器相比，半并行结构的译码器的变量节点并行度仅为码长的一半，但可以实现其3/4的吞吐量，同时将硬件资源减少了一半。
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公开(公告)号：CN113517942B
公开(公告)日：2022-09-02
申请号：CN202110797001.3
申请日：2021-07-14
Applicant: 重庆邮电大学
Abstract: 本发明涉及一种面向应急通信的多通道数字短波发射基带系统，属于通信技术领域。包括数据输入转换模块、FPGA部分、ARM硬核部分以及AD9957部分；实现多路数字短波发射机基带信号调制以提高信息传输速率，采用SoC架构来搭建这个信号传输的发射系统，提高了系统集成度，同时结合设计的上变频电路实现基带信号的上变频，将基带信号调制到合适的短波波段发送，达到数字短波发射机的基本功能。本发明可同时实现多任务，多通道的数据业务的传送，即在一套发射机板上完成多套节目的发送。发射机的节目传输数量可由控制电路灵活配置以满足不同的应用场景。
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公开(公告)号：CN114781607A
公开(公告)日：2022-07-22
申请号：CN202210410697.4
申请日：2022-04-19
Applicant: 重庆邮电大学
Abstract: 本发明涉及基于FPGA自适应数据加载的卷积神经网络加速方法，属于计算机技术领域。该方法通过从DDR中读取到的param判断卷积层的硬件资源利用率是否充足，如果判断利用率不够，则在该卷积层的计算过程中自适应地从DDR读取出倍数关系的权重；读取数据以及权重完成之后，分别用读取的权重数据与相同的输入数据进行卷积运算，得到数据量翻倍的输出。本发明更有效地利用FPGA上的RAM硬件资源，可在少量增加RAM资源且不增加额外DSP资源的情况下，起到提高算子硬件利用率，减少加速器输入数据所用时间并提升整体加速效率。
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公开(公告)号：CN113517865B
公开(公告)日：2022-11-22
申请号：CN202110427459.X
申请日：2021-04-20
Applicant: 重庆邮电大学
Abstract: 本发明公开了一种基于记忆多项式的功放模型及其硬件实现方法，其中，方法包括：将记忆多项式复基带模型拆分成公式和公式两个公式分别通过LUT模块和卷积模块实现；将信号x(n)输入卷积模块；将信号x(n)输入LUT模块进行联合寻址，寻找到LUT模块存储的与该输入信号相应的查找表内容，即信号x(n)|x(n)|2，x(n)|x(n)|4…x(n)|x(n)|2K；LUT模块将信号x(n)|x(n)|2，x(n)|x(n)|4…x(n)|x(n)|2K并行输出至卷积模块；通过卷积模块将信号x(n)，x(n)|x(n)|2，x(n)|x(n)|4…x(n)|x(n)|2K与外部输入的复增益系数Akq进行卷积运算，得到输出信号y(n)。与现有技术相比，本发明能够消耗更少的硬件乘法器，硬件设计更为简单，不需要过多的地址控制逻辑与时序控制逻辑，运算周期更短，提高了预失真系统的频率。
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Patent Agency Ranking
公开(公告)号：CN113517865A
公开(公告)日：2021-10-19
申请号：CN202110427459.X
申请日：2021-04-20
Applicant: 重庆邮电大学
Abstract: 本发明公开了一种基于记忆多项式的功放模型及其硬件实现方法，其中，方法包括：将记忆多项式复基带模型拆分成公式和公式两个公式分别通过LUT模块和卷积模块实现；将信号x(n)输入卷积模块；将信号x(n)输入LUT模块进行联合寻址，寻找到LUT模块存储的与该输入信号相应的查找表内容，即信号x(n)|x(n)|2，x(n)|x(n)|4…x(n)|x(n)|2K；LUT模块将信号x(n)|x(n)|2，x(n)|x(n)|4…x(n)|x(n)|2K并行输出至卷积模块；通过卷积模块将信号x(n)，x(n)|x(n)|2，x(n)|x(n)|4…x(n)|x(n)|2K与外部输入的复增益系数Akq进行卷积运算，得到输出信号y(n)。与现有技术相比，本发明能够消耗更少的硬件乘法器，硬件设计更为简单，不需要过多的地址控制逻辑与时序控制逻辑，运算周期更短，提高了预失真系统的频率。
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公开(公告)号：CN112859611B
公开(公告)日：2023-05-16
申请号：CN202110069427.7
申请日：2021-01-19
Applicant: 重庆邮电大学
IPC: G05B13/04
Abstract: 本发明公开了一种自适应预失真系统及方法，包括第一预失真模块、第二预失真模块、功放模块、衰减模块和自适应模块；第一预失真模块用于对输入信号进行预失真处理，得到预失真输出信号；功放模块用于对预失真输出信号进行功率放大处理，得到功放输出信号；衰减模块用于对功放输出信号进行衰减处理，第二预失真模块用于对衰减处理后的功放输出信号进行预失真处理，得到预失真输出信号；自适应模块用于对预失真输出信号进行自适应处理，得到自适应信号；根据预失真输出信号和自适应信号的差值信号，对自适应模块进行调整。本发明具有稳定性高，收敛快，可离线学习，实现难度低的特性。
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公开(公告)号：CN113517942A
公开(公告)日：2021-10-19
申请号：CN202110797001.3
申请日：2021-07-14
Applicant: 重庆邮电大学
Abstract: 本发明涉及一种面向应急通信的多通道数字短波发射基带系统，属于通信技术领域。包括数据输入转换模块、FPGA部分、ARM硬核部分以及AD9957部分；实现多路数字短波发射机基带信号调制以提高信息传输速率，采用SoC架构来搭建这个信号传输的发射系统，提高了系统集成度，同时结合设计的上变频电路实现基带信号的上变频，将基带信号调制到合适的短波波段发送，达到数字短波发射机的基本功能。本发明可同时实现多任务，多通道的数据业务的传送，即在一套发射机板上完成多套节目的发送。发射机的节目传输数量可由控制电路灵活配置以满足不同的应用场景。
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公开(公告)号：CN112859611A
公开(公告)日：2021-05-28
申请号：CN202110069427.7
申请日：2021-01-19
Applicant: 重庆邮电大学
IPC: G05B13/04
Abstract: 本发明公开了一种自适应预失真系统及方法，包括第一预失真模块、第二预失真模块、功放模块、衰减模块和自适应模块；第一预失真模块用于对输入信号进行预失真处理，得到预失真输出信号；功放模块用于对预失真输出信号进行功率放大处理，得到功放输出信号；衰减模块用于对功放输出信号进行衰减处理，第二预失真模块用于对衰减处理后的功放输出信号进行预失真处理，得到预失真输出信号；自适应模块用于对预失真输出信号进行自适应处理，得到自适应信号；根据预失真输出信号和自适应信号的差值信号，对自适应模块进行调整。本发明具有稳定性高，收敛快，可离线学习，实现难度低的特性。
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公开(公告)号：CN112636767A
公开(公告)日：2021-04-09
申请号：CN202011411615.5
申请日：2020-12-03
Applicant: 重庆邮电大学
IPC: H03M13/11
Abstract: 本发明涉及一种具有单置换网络的分层半并行LDPC译码器系统，属于译码器硬件设计领域。该系统包括单置换网络的分层译码架构、单置换网络的分层半并行译码架构、分层半并行译码的流水线设计、分层半并行LDPC译码器的硬件构架。本发明通过更改从变量节点传递到校验节点的每个信息块的循环移位值，去掉了校验节点和变量节点之间的置换网络模块，即通过单置换网络就可以完成译码器的循环移位操作，从而减小了译码器的硬件资源。采用半并行的译码结构，同时在半层之间加入流水线。与分层全并行结构的译码器相比，半并行结构的译码器的变量节点并行度仅为码长的一半，但可以实现其3/4的吞吐量，同时将硬件资源减少了一半。
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