-
公开(公告)号：CN102394099A
公开(公告)日：2012-03-28
申请号：CN201110277283.0
申请日：2007-03-26
Applicant: 莫塞德技术公司
Inventor： 金镇祺
CPC classification number: G11C16/04 , G11C7/20 , G11C8/08 , G11C16/0483 , G11C16/14 , G11C16/344 , G11C16/3445
Abstract: 在非易失性半导体存储器中，可以擦除少于整块的一个或者多个页面。通过导通晶体管施加选择电压到多个所选择字线中的每一个并且通过导通晶体管施加未选择电压到所选择块的多个未选择字线中的每一个。衬底电压被施加到所选择块的衬底。可以施加公共选择电压到每一所选择字线并且施加公共未选择电压到每一未选择字线。选择和未选择电压可以被施加到选择块的任意字线。可以应用页面擦除验证操作到具有多个所擦除页面和多个未擦除页面的块。
-
公开(公告)号：CN102216992A
公开(公告)日：2011-10-12
申请号：CN200980146068.8
申请日：2009-08-27
Applicant: 莫塞德技术公司
Abstract: 一种海量数据存储系统，包括：控制器，用于发送和接收信号以执行存储操作；母板，包括至少一个第一连接器并提供信号通路以建立环，该环从控制器起始、经过至少一个第一连接器中的每一个第一连接器、然后回到控制器；以及至少一个非易失性存储器模块，包括电连接到非易失性存储器装置链的第二连接器，其中第二连接器与至少一个第一连接器中给定的一个第一连接器的匹配使得非易失性存储器装置链被插入到环中，以此使得控制器在该链中的非易失性存储器装置上执行存储操作。
-
公开(公告)号：CN101933095A
公开(公告)日：2010-12-29
申请号：CN200980104027.2
申请日：2009-01-08
Applicant: 莫塞德技术公司
Inventor： 金镇祺
CPC classification number: G11C16/08 , G11C8/08 , G11C8/10 , G11C15/046 , G11C16/0483 , G11C16/10 , G11C16/16 , G11C16/26
Abstract: 一种具有至少一个体的闪速存储器设备，其中每个体具有独立可配置的页面尺寸。每个体包括至少两个具有对应页面缓存器的存储器平面，其中响应于配置数据和地址数据可以选择性地同时存取任意数量和组合的存储器平面。对于体的静态页面配置，在上电时可将配置数据载入存储器设备，或者配置数据可以与每个命令一起接收以允许体的动态页面配置。通过选择性调整存储体的页面尺寸，可以相应调整块尺寸。
-
公开(公告)号：CN101911202A
公开(公告)日：2010-12-08
申请号：CN200880124789.4
申请日：2008-12-16
Applicant: 莫塞德技术公司
CPC classification number: G11C16/08 , G11C5/025 , G11C8/06 , G11C8/08 , G11C8/10 , G11C8/14 , G11C29/76 , H04L12/46
Abstract: 本发明披露具有非二的次幂存储容量的非易失性存储器装置。该非易失性存储器装置包括至少一个平面。该平面包括多个块，每个块分为多个页面，并且每个块沿着第一维度由用于保存数据的第一数量的存储器单元限定，并且沿着第二维度由用于保存数据的第二数量的存储器单元限定。非易失性存储器具有和平面中的存储器单元的总数成比例相关的非二的次幂容量。非易失性存储器还包括多个行译码器。对于页面数量和行译码器数量在存储器装置中存在至少大体一对一的关系。每个行译码器配置为利于在存储器装置的相关页面上进行读出操作。
-
公开(公告)号：CN101842846A
公开(公告)日：2010-09-22
申请号：CN200880114400.8
申请日：2008-12-11
Applicant: 莫塞德技术公司
Inventor： 金镇祺
IPC: G11C16/06
Abstract: 本发明提供一种和异步操作以及同步串行操作可兼容的双重功能存储器装置架构。双重功能存储器装置架构包括具有两个不同功能分配的一组物理端口。在存储器装置的物理端口和内核电路之间耦合的是异步和同步输入和输出信号路径或者电路。信号路径包括耦合到该端口的共享或者专用缓存器、异步和同步命令译码器、切换器网络和模式检测器。模式检测器根据端口确定双重功能存储器装置的操作模式，并且提供合适的切换选择信号。切换器网络响应于切换选择信号将输入或者输出信号通过异步或者同步电路发送。合适的命令译码器解释该输入信号并且为命令控制逻辑提供用于初始化对应操作的必要信号。
-
Patent Agency Ranking
公开(公告)号：CN101632128A
公开(公告)日：2010-01-20
申请号：CN200880005544.X
申请日：2008-02-13
Applicant: 莫塞德技术公司
CPC classification number: G06F13/4243 , G06F13/4247
Abstract: 本发明提供一种页面编程操作的设备和方法。当使用所选择的存储器装置执行页面编程操作时，存储器控制器将数据载入到一个所选择的存储器装置的页面缓冲器、和另一个所选择的存储器装置的页面缓冲器中用来保存数据的备份副本。如果数据没有被成功地编程到所述一个所选择的存储器装置的存储器单元中，则所述存储器控制器从该另一个存储器装置的页面缓冲器恢复所述数据。由于数据的副本被保存在其它存储器装置的页面缓冲器中，所述存储器控制器不需要在其数据存储元件中本地保存所述数据。
-
公开(公告)号：CN101627436A
公开(公告)日：2010-01-13
申请号：CN200780050573.3
申请日：2007-11-29
Applicant: 莫塞德技术公司
Inventor： 金镇祺
CPC classification number: G11C16/10 , G11C16/0483 , G11C16/24 , G11C16/3418 , G11C16/3427
Abstract: 本发明涉及一种用于最小化闪烁存储器中编程干扰的方法。为了降低不期望从擦除状态进行编程的与非闪烁存储器单元串中的编程干扰，使用局部提升的沟道禁止方案。在该局部提升的沟道禁止方案中，不期望编程的与非串中的所选择的存储器单元和与非串中的其他单元去耦。这使得去耦的单元的沟道被局部提升到在对应字线上升到编程电压时足以禁止F-N隧穿的电压电平。由于高提升效率，应用到与非串中的剩余存储器单元的栅极的传递电压可以相对于现有技术方案下降，从而在允许随机页面编程时最小化编程干扰。
-
公开(公告)号：CN101617371A
公开(公告)日：2009-12-30
申请号：CN200880005233.3
申请日：2008-02-12
Applicant: 莫塞德技术公司
CPC classification number: G06F3/061 , G06F3/0655 , G06F3/0688 , G06F13/1694 , G11C7/1045 , G11C7/1078 , G11C7/1093 , G11C7/22 , G11C14/0018 , G11C16/0483 , G11C16/10 , G11C16/28 , G11C16/32 , H03K2005/00247 , Y02D10/14
Abstract: 一种存储器装置包括用于保存数据的核心存储器，例如闪速存储器。该存储器装置包括第一功率输入端以接收用于给该闪速存储器提供功率的第一电压。另外，该存储器装置包括第二功率输入端以接收第二电压。该存储器装置包括功率管理电路，其被配置成接收该第二电压和获得一个或多个内部电压。该功率管理电路提供或传送该内部电压到该闪速存储器。由该功率管理电路(例如电压转换器电路)产生的并且提供到该核心存储器的不同内部电压使能关于该核心存储器中的单元的操作，例如读取/编程/擦除。
-
公开(公告)号：CN101611454A
公开(公告)日：2009-12-23
申请号：CN200780051500.6
申请日：2007-12-03
Applicant: 莫塞德技术公司
Inventor： 潘弘柏 , 吴学俊 , 金镇祺 , S·A·普日贝尔斯基
CPC classification number: G11C7/20 , G06F13/4291 , G11C7/10 , G11C7/1003 , G11C19/00 , G11C2029/4402
Abstract: 多个存储器装置(例如，DRAM、SRAM、与非闪烁、或非闪烁)被串行互连。互连装置的每一个接收装置标识符(ID)并且将其锁存作为其ID。每一个装置包括用于计算另一个ID或者递增的ID来产生ID的电路。所产生的ID被传送到另一个装置并且该ID在串行互连中的每一个装置中被增加。互连中的最后一个装置提供最后一个所产生的ID，其被提供给具有识别电路的存储器控制器，识别电路从所提供的最后一个所产生的ID识别串行互联的装置的总数。该识别电路识别串行互连中的装置的总的输出等待时间。
-
公开(公告)号：CN101611453A
公开(公告)日：2009-12-23
申请号：CN200780051575.4
申请日：2007-12-21
Applicant: 莫塞德技术公司
CPC classification number: G06F13/4022 , G11C7/1048 , G11C7/18 , G11C11/408
Abstract: 提供的一种存储器系统具有多个存储体和多个链路控制器。对于每一存储体，存在第一切换逻辑，用于接收用于每一链路控制器的输出，并且用于传递仅一个链路控制器的输出到所述存储体。对于每一链路控制器，存在第二切换逻辑，用于接收每一存储体的输出，并且用于传递仅一个存储体的输出到所述链路控制器。根据本发明的实施例，存在切换控制器逻辑，用于控制所述第一切换逻辑和所述第二切换逻辑二者的操作，来防止多个链路控制器对同一存储体的同时或者交迭的存取，并且用于防止由同一链路控制器对多个体的同时或者交迭存取。
-
-
-
-
-
-
-
-
-
Search Results
80
records
(took 0.03 seconds)
