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公开(公告)号：CN107294528A
公开(公告)日：2017-10-24
申请号：CN201710671406.6
申请日：2017-08-08
Applicant: 桂林电子科技大学
Abstract: 本发明公开一种应用于锁相环的电荷泵电路，由主电荷泵模块、补偿电荷泵模块和控制模块组成。主电荷泵模块和补偿电荷泵模块的结构相同，并呈镜像地设置在控制模块的输入端侧和输出端侧。其中主电荷泵模块由运算放大器OP1和MOS管M1-M8构成；MOS管M1的源极接电源VDD，MOS管M1的漏极接MOS管M3源极；补偿电荷泵模块由MOS管M9-M16的MOS管和运算放大器OP2构成。本发明即保留了传统电荷泵较宽的电压输出范围及较高的充放电电流匹配度，同时又减小了由于沟道长度调制的影响所产生的充放电电流相对于理想电流的偏离。本发明结构简单，易于集成，适合高性能要求的锁相环应用。
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公开(公告)号：CN104967465B
公开(公告)日：2017-10-24
申请号：CN201510385672.3
申请日：2015-07-03
Applicant: 桂林电子科技大学
IPC: H04B1/7176 , H04B1/7163 , H04B1/40
Abstract: 本发明公开一种CMOS全数字频率可调脉冲无线电超宽带发射机，由OOK调制电路、延时网络、脉冲序列产生网络和天线组成；OOK调制电路将输入数字信号DATA和时钟信号CLK进行处理，产生满足OOK调制要求的数字信号；延时网络采用反相器延时的特点，利用输入与输出信号的延时间隔作为后继脉冲序列产生网络的输入信号，在这延时间隔时间段内，生成等时间宽度的单脉冲单元；脉冲序列产生网络的每一级单脉冲信号产生电路产生一个单脉冲信号，所有单脉冲信号产生电路产生的脉冲信号组合成一个脉冲序列，该整脉冲序列作为输出信号输出经由天线发出。本发明的脉冲频率可调且工作带宽满足UWB协议要求。
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公开(公告)号：CN104967464B
公开(公告)日：2017-06-20
申请号：CN201510385425.3
申请日：2015-07-03
Applicant: 桂林电子科技大学
IPC: H04B1/7176 , H04B1/7163 , H04B1/40
Abstract: 本发明公开一种CMOS全数字BPSK调制脉冲无线电超宽带发射机，由BPSK调制模块、延时生成模块、脉冲序列产生模块和天线构成；BPSK调制模块将输入数字信号DATA和时钟信号CLK进行处理，产生满足BPSK调制要求的数字信号；延时生成模块的每级延时生成电路利用反相器延时的特点，将BPSK调制模块输出的调制信号进行延迟，得到不同的延迟输出，用于控制对应的脉冲序列产生电路，使其生成等时间宽度的脉冲单元；脉冲序列产生模块的每级脉冲序列产生电路产生一个单脉冲信号，所有脉冲信号组合成一个脉冲序列作为输出信号输出经由天线发出。本发明产生的无线发射信号满足UWB的频谱和工作频段的要求。
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公开(公告)号：CN106411287A
公开(公告)日：2017-02-15
申请号：CN201610961497.2
申请日：2016-10-28
Applicant: 桂林电子科技大学
IPC: H03H11/12
CPC classification number: H03H11/1217
Abstract: 本发明公开一种低功耗双模式可调谐复数中频滤波器，由偏置电路、数模混合调谐电路和复数中频滤波电路组成；复数中频滤波电路由2个以上的二阶复数滤波电路级联而成；偏置电路为复数中频滤波电路和数模混合调谐电路提供偏置电压；数模混合调谐电路产生一个随内部电阻值的变化而变化的电压控制信号，该电压控制信号接入复数中频滤波电路的控制端，以达到对复数中频滤波电路进行调谐的目的。本发明在提供中频滤波功能的同时，通过外加切换信号实现两种模式的切换；同时，可以针对集成电路的制作工艺所导致的无源器件的误差进行有效地调谐，整个芯片功耗仅为1.5mW左右。
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公开(公告)号：CN106411269A
公开(公告)日：2017-02-15
申请号：CN201611115802.2
申请日：2016-12-07
Applicant: 桂林电子科技大学
CPC classification number: H03F1/26 , H03F1/342 , H03F3/45381 , H03F2200/372
Abstract: 本发明公开一种低功耗低噪声电流反馈型仪表放大器，由输入预处理电路I0、运算跨导放大电路I1和电容反馈网络I2组成；所述运算跨导放大电路I1包括输入跨导支路和反馈跨导支路；在晶体管长度相同的情况下，输入跨导差分晶体管对即PMOS晶体管PM10和PMOS晶体管PM11的宽长比是反馈跨导差分晶体管对即PMOS晶体管PM12和PM13的宽长比的N倍，且偏置晶体管对即PMOS晶体管PM14宽长比是PMOS晶体管PM15的宽长比的N倍；上述N大于1。本发明通过等比例缩小反馈跨导晶体管支路的电流及其晶体管的宽长比，来降低电流反馈型仪表放大器的功耗与噪声。
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Patent Agency Ranking
公开(公告)号：CN105871347A
公开(公告)日：2016-08-17
申请号：CN201610183972.8
申请日：2016-03-28
Applicant: 桂林电子科技大学
IPC: H03G3/30
CPC classification number: H03G3/30
Abstract: 本发明公开一种低功耗CMOS可变增益放大器，包括至少一个吉尔伯特电路、固定增益放大器、偏置电路和伪指函数发生电路。吉尔伯特电路的输入端接入输入电压信号。吉尔伯特电路的输出端接固定增益放大器的输入端，固定增益放大器的输出端送出输出电压信号。偏置电路的输出端连接吉尔伯特电路、固定增益放大器和伪指函数发生电路。伪指函数发生电路的输入端接入增益控制电压信号，伪指函数发生电路的输出端产生一个随增益控制电压呈指数规律变化的指数变化电压信号，该指数变化电压信号接入吉尔伯特电路的控制端，去控制吉尔伯特电路的增益。本发明能在保持可变增益放大器的增益dB线性范围尽可能大的同时降低可变增益放大器的整体功耗。
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公开(公告)号：CN105720955A
公开(公告)日：2016-06-29
申请号：CN201610036584.7
申请日：2016-01-20
Applicant: 桂林电子科技大学
IPC: H03K5/22
CPC classification number: H03K5/22
Abstract: 本发明公开一种具有失调补偿的动态比较器，该比较器包括动态差分比较电路、基于逐次逼近逻辑的失调电压校正电路和时钟控制电路三个部分组成。基于逐次逼近逻辑的失调电压校正电路相较于传统的校正电路，不需要前置放大器，这样失调电压只由基于逐次逼近逻辑的失调电压校正电路的精度所决定,从而降低了比较器的系统失调电压，并且大大的减少了系统功耗。利用本发明可以实现较低的失调电压和功耗。
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公开(公告)号：CN104967464A
公开(公告)日：2015-10-07
申请号：CN201510385425.3
申请日：2015-07-03
Applicant: 桂林电子科技大学
IPC: H04B1/7176 , H04B1/7163 , H04B1/40
Abstract: 本发明公开一种CMOS全数字BPSK调制脉冲无线电超宽带发射机，由BPSK调制模块、延时生成模块、脉冲序列产生模块和天线构成；BPSK调制模块将输入数字信号DATA和时钟信号CLK进行处理，产生满足BPSK调制要求的数字信号；延时生成模块的每级延时生成电路利用反相器延时的特点，将BPSK调制模块输出的调制信号进行延迟，得到不同的延迟输出，用于控制对应的脉冲序列产生电路，使其生成等时间宽度的脉冲单元；脉冲序列产生模块的每级脉冲序列产生电路产生一个单脉冲信号，所有脉冲信号组合成一个脉冲序列作为输出信号输出经由天线发出。本发明产生的无线发射信号满足UWB的频谱和工作频段的要求。
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公开(公告)号：CN112054797B
公开(公告)日：2025-04-04
申请号：CN202011050494.6
申请日：2020-09-29
Applicant: 桂林电子科技大学
Abstract: 本发明公开一种适用于高速DAC的电流开关驱动器，由同步锁存电路、限幅低交叉电路和电流开关电路组成；同步锁存电路的同步锁存电路输入采样时钟信号CLK和输入信号VIN；同步锁存电路的同步锁存信号DP和DN的输出端分别连接限幅低交叉电路的同步锁存信号DP和DN的输入端；限幅低交叉电路的开关驱动信号DSP和DSN的输出端分别连接电流开关电路的开关驱动信号DSP和DSN的输入端连接；电流开关电路输出输出信号OUTP和OUTN。本发明能够有效降低开关信号幅度和开关信号交叉点，并减小版图的面积。
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公开(公告)号：CN118590055A
公开(公告)日：2024-09-03
申请号：CN202410642593.5
申请日：2024-05-23
Applicant: 桂林电子科技大学
Abstract: 本发明涉及一种延迟锁相环多相位时钟信号延迟失配校准系统及方法，用于解决延迟锁相环多相位时钟相邻输出时钟相位延迟差存在失配的问题。所述系统及方法包括：多相时钟发生电路、数字时间转换电路、多路选择电路、鉴相电路与数字相位校准模块。所述多相时钟发生电路产生多个周期相同的时钟信号，且每个输出时钟信号之间有特定的延迟；所述数字时间转换器电路通过数字控制方式改变每个输出时钟信号的延迟时间大小；所述多路选择器在校准单元控制下选择相邻两个数字时间转换器的输出信号进行输出；所述鉴相器电路比较多路选择器输出信号间的相位误差；数字相位校准模块基于鉴相器电路比较结果对各数字时间转换器的延迟时长进行调整。
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