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公开(公告)号：CN118590056A
公开(公告)日：2024-09-03
申请号：CN202410642597.3
申请日：2024-05-23
Applicant: 桂林电子科技大学
Abstract: 本发明涉及一种宽带延迟锁相环频段自适应调整电路，所述系统包括：延迟锁相环电路、相位误差脉冲提取模块、误差延迟判决模块、环路增益切换模块。所述延迟锁相环电路负责产生同周期且等间隔的九相但不限于九相信号；相位误差脉冲提取模块用于提取延迟锁相环中第一相与第九相但不限于第九相的相位误差，并转换为脉冲信号；延迟判决模块基于相位误差脉冲提取模块所提取的脉冲宽度确定延迟锁相环增益控制电压状态；环路增益切换模块基于从延迟判决模块接受到的增益控制电压状态选择性地切换延迟锁相环增益控制电压。
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公开(公告)号：CN114038492B
公开(公告)日：2024-04-16
申请号：CN202111332475.7
申请日：2021-11-11
Applicant: 桂林电子科技大学
IPC: G11C11/41 , G11C11/413 , G11C11/416
Abstract: 本发明公开一种多相采样存内计算电路，包括时序控制模块，符号判决模块和m+1个神经元单元；每个神经元单元均由位线预充电模块、权重输入模块、存内计算模块、点乘累加转换模块和钟控灵敏放大器。通过时序控制模块控制该存内计算电路实现点乘累加运算，利用多相时钟控制钟控灵敏放大器判决位线放电状态的变化，实现在特定时钟速率下对点乘累加转换模块输出的精确判决，最终利用m+1相时钟实现在1个周期内输出m+1位宽的点乘累加运算结果。本发明通过多相采样提高点乘累加运算模数转换速度，进一步提升了计算速度。
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公开(公告)号：CN118590055A
公开(公告)日：2024-09-03
申请号：CN202410642593.5
申请日：2024-05-23
Applicant: 桂林电子科技大学
Abstract: 本发明涉及一种延迟锁相环多相位时钟信号延迟失配校准系统及方法，用于解决延迟锁相环多相位时钟相邻输出时钟相位延迟差存在失配的问题。所述系统及方法包括：多相时钟发生电路、数字时间转换电路、多路选择电路、鉴相电路与数字相位校准模块。所述多相时钟发生电路产生多个周期相同的时钟信号，且每个输出时钟信号之间有特定的延迟；所述数字时间转换器电路通过数字控制方式改变每个输出时钟信号的延迟时间大小；所述多路选择器在校准单元控制下选择相邻两个数字时间转换器的输出信号进行输出；所述鉴相器电路比较多路选择器输出信号间的相位误差；数字相位校准模块基于鉴相器电路比较结果对各数字时间转换器的延迟时长进行调整。
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公开(公告)号：CN114038492A
公开(公告)日：2022-02-11
申请号：CN202111332475.7
申请日：2021-11-11
Applicant: 桂林电子科技大学
IPC: G11C11/41 , G11C11/413 , G11C11/416
Abstract: 本发明公开一种多相采样存内计算电路，包括时序控制模块，符号判决模块和m+1个神经元单元；每个神经元单元均由位线预充电模块、权重输入模块、存内计算模块、点乘累加转换模块和钟控灵敏放大器。通过时序控制模块控制该存内计算电路实现点乘累加运算，利用多相时钟控制钟控灵敏放大器判决位线放电状态的变化，实现在特定时钟速率下对点乘累加转换模块输出的精确判决，最终利用m+1相时钟实现在1个周期内输出m+1位宽的点乘累加运算结果。本发明通过多相采样提高点乘累加运算模数转换速度，进一步提升了计算速度。
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