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公开(公告)号：CN103310835B
公开(公告)日：2016-01-20
申请号：CN201310014727.0
申请日：2013-01-15
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/413 , G11C5/02
CPC classification number: G11C11/41 , G11C11/412
Abstract: 本发明公开的一种存储单元包括：第一、第二和第三列器件。第一列器件包括第一下拉晶体管、第二下拉晶体管、第一开关以及第二开关。第二列器件包括第三下拉晶体管、第四下拉晶体管、第三开关，以及第四开关。第三列器件包括第一上拉晶体管以及第二上拉晶体管。第一上拉晶体管、第一下拉晶体管以及第三下拉晶体管被连接成为第一反相器，以及第二上拉晶体管、第二下拉晶体管以及第四下拉晶体管被连接成为第二反相器。第一反相器和第二反相器交叉连接。第一开关、第二开关、第三开关以及第四开关与第一及第二反相器的输出端连接。本发明还公开了存储阵列。
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公开(公告)号：CN102737975A
公开(公告)日：2012-10-17
申请号：CN201110310542.5
申请日：2011-10-13
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/28 , H01L21/768
CPC classification number: H01L21/32139 , H01L21/76816
Abstract: 一种形成集成电路的方法包括：在栅电极线的上方形成掩模层，其中，栅电极线位于半导体衬底的阱区域的上方；在掩模层中形成开口，其中，通过开口暴露栅电极线的部分和阱区域的阱拾取区域；以及通过开口去除栅电极线的这部分。本发明还公开了一种与有源区重叠的POLY切口的布局。
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公开(公告)号：CN102376703A
公开(公告)日：2012-03-14
申请号：CN201010585297.4
申请日：2010-12-03
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: H01L21/28008 , H01L21/28123 , H01L21/823425 , H01L21/823481 , H01L27/0207 , H01L29/66628 , H01L29/7848
Abstract: 本发明提供一种字符线(WL)驱动器、集成电路及形成集成电路边缘组件的方法。字符线驱动器包含位于半导体基材之上的主动区，其中主动区具有沿着第一方向延伸的长度。多个指形成于主动区的上表面之上。每个指具有沿着第二方向延伸的长度，并与主动区的一部分形成金属氧化物半导体(MOS)晶体管。第一虚设结构设置在上述多个指之中外边的一者与半导体基材的一边缘之间。第一虚设结构包含至少部分地设置在上述主动区的一部分之上的一部分。
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公开(公告)号：CN102262902A
公开(公告)日：2011-11-30
申请号：CN201010578477.X
申请日：2010-12-01
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C16/10
Abstract: 本发明提供一种字符线驱动器电路，用以驱动在一内存阵列中的一字符线。此字符线驱动器电路包含一NAND电路具有一对地址输入与一输出；一输出反向器具有一反向器电源供应节点、一输入耦合至NAND电路的输出、以及用以提供一字符线信号的一输出；一电源栅极耦合在一第一电源供应节点与反向器电源供应节点之间；以及一控制电路耦合至电源栅极。控制电路控制电源栅极，以使字符线驱动器电路响应于NAND电路的输出，而处于工作模式或待机模式。
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公开(公告)号：CN118284028A
公开(公告)日：2024-07-02
申请号：CN202410267776.3
申请日：2024-03-08
Applicant: 台湾积体电路制造股份有限公司
IPC: H10B10/00 , H01L27/092 , H01L21/8238
Abstract: 存储器单元阵列包括第一存储器单元库、与第一存储器单元库相邻的第二存储器单元库、第一组位线和第二组位线。第一组位线在第一方向上延伸，耦合到第一存储器单元库，并且位于衬底的前侧上方的至少第一金属层上。第二组位线在第一方向上延伸，耦合到第二存储器单元库，并且位于与衬底的前侧相对的衬底的背侧下方的至少第二金属层上。
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Patent Agency Ranking
公开(公告)号：CN118159017A
公开(公告)日：2024-06-07
申请号：CN202410178578.X
申请日：2024-02-09
Applicant: 台湾积体电路制造股份有限公司
IPC: H10B10/00 , G11C11/412
Abstract: 一种静态随机存取存储器(SRAM)包括：第一CFET堆叠和第二CFET堆叠，每个CFET堆叠包括在第一方向上堆叠在第二AR(例如，P型)上的第一有源区(AR)(例如，N型)，每个CFET堆叠表示互补FET(CFET)架构；第三CFET堆叠的上半部；第四CFET堆叠的下半部；第一CFET堆叠和第二CFET堆叠包括FET，FET包括SRAM的锁存器；第一CFET堆叠还包括FET，FET包括SRAM的第一端口和第三端口；第二CFET堆叠还包括FET，FET包括SRAM的第二端口和第四端口；第四CFET堆叠的下半部包括FET，FET包括SRAM的第五端口；并且第三CFET堆叠的上半部包括FET，FET包括SRAM的第六端口。本申请的实施例还涉及制造静态随机存取存储器的方法。
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公开(公告)号：CN118039585A
公开(公告)日：2024-05-14
申请号：CN202410084782.5
申请日：2024-01-19
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/48 , H01L27/092 , H01L21/8238
Abstract: 一种半导体器件，包括第一上部沟道结构、在第一上部沟道结构下方的第一中间结构、在第一中间结构下方的第一下部沟道结构以及连接到第一下部沟道结构的电压源，其中，第一下部沟道结构包括第一垂直组件，第一垂直组件提供电压源与第一上部沟道结构之间的电连接。本申请的实施例还提供了一种制造半导体器件的方法。
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公开(公告)号：CN112599164B
公开(公告)日：2024-04-30
申请号：CN202011046157.X
申请日：2020-09-29
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/41 , G11C11/412 , G11C11/417 , G11C11/419
Abstract: 静态随机存取存储器(SRAM)单元包括四接触式多晶硅节距(4Cpp)鳍式场效应晶体管(FinFET)架构，架构包括第一位单元和第二位单元。SRAM单元包括第一位线和第一互补位线，其中第一位线和第一互补位线被SRAM单元的第一位单元和第二位单元共享。SRAM单元包括连接至第一位单元的第一字线和连接至第二位单元的第二字线。本发明的实施例还涉及存储器阵列、静态随机存取存储器单元及其方法。
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公开(公告)号：CN113284526B
公开(公告)日：2024-04-05
申请号：CN202110129581.9
申请日：2021-01-29
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C5/14 , G11C11/413
Abstract: 本发明的实施例公开了一种电子器件及其操作方法，该电子器件包括用于第一电源域的第一电源轨和用于第二电源域的第二电源轨。第一电路块连接到第一电源轨，第二电路块连接到第二电源轨。第一电路块和第二电路块均连接至虚拟VSS端子。脚部电路连接在虚拟VSS端子与地端子之间，并且该脚部电路配置为选择性地控制虚拟VSS端子与地端子之间的连接。
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公开(公告)号：CN114822609A
公开(公告)日：2022-07-29
申请号：CN202110263207.8
申请日：2021-03-11
Applicant: 台湾积体电路制造股份有限公司 , 台积电(南京)有限公司
Abstract: 本公开涉及包括硅通孔的存储器宏。一种存储器宏结构包括：第一存储器阵列；第二存储器阵列；单元激活电路，耦合到所述第一存储器阵列和所述第二存储器阵列并且位于所述第一存储器阵列和所述第二存储器阵列之间；控制电路，耦合到所述单元激活电路并且被定位为与所述单元激活电路相邻；以及硅通孔(TSV)，延伸穿过所述单元激活电路或所述控制电路中的一者。
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