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公开(公告)号：CN107015628A
公开(公告)日：2017-08-04
申请号：CN201710203437.9
申请日：2017-03-30
Applicant: 中国科学院计算技术研究所
IPC: G06F1/32
Abstract: 本发明提出一种面向近似应用的低开销DRAM刷新方法及系统，涉及存储器设计技术领域，该方法包括静态匹配映射步骤，离线获取应用的全局访存信息，分析所述全局访存信息中每个内存行的最大重用距离，将每个内存行中的内容迁移到保存时间大于所述最大重用距离的内存行中；动态阈值调整步骤，每隔一段时间，周期性的根据历史映射结果预测每个映射周期的最大重用距离，并在DRAM保持时间分布中匹配相应的内存行。本发明在进行程序数据在内存中存储的映射和迁移之后，静态匹配映射方法的错误率几乎为零，动态匹配映射方法的错误率可以控制在0.7％以内，两种方法均能够将原有刷新能耗节省99％以上。
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公开(公告)号：CN104239220A
公开(公告)日：2014-12-24
申请号：CN201310232811.X
申请日：2013-06-13
Applicant: 华为技术有限公司 , 中国科学院计算技术研究所
IPC: G06F12/02
Abstract: 本发明实施例提供一种存储器刷新处理方法和装置，通过在DRAM的各个存储区域中，根据待存储的目标数据的关键级别和各个所述存储区域的数据保持时间，选择用于存储所述目标数据的目标存储区域，根据所述目标存储区域的数据保持时间和所述目标数据的关键级别所确定的刷新时间间隔，按照该刷新时间间隔对所述目标存储区域进行刷新，实现了对各个存储区域确定适当的刷新时间间隔，分别进行刷新，以避免不必要的刷新，同时避免了对DRAM的每一存储行设置一个计数器，解决了现有技术中存储器刷新处理成本较高的技术问题。
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公开(公告)号：CN104092617A
公开(公告)日：2014-10-08
申请号：CN201410238744.7
申请日：2014-05-30
Applicant: 中国科学院计算技术研究所
IPC: H04L12/771 , H04L12/935
Abstract: 本发明公开了一种三维集成电路片上网络的路由方法，该方法采取三维转向模型进行路由指导，且采取端口选择机制进行合法输出端口的选择，将数据包由源节点单向路由至目的节点。该三维转向模型为基于奇偶转向模型，以三维场景中的X-Y平面或X-Z平面或Y-Z平面为基准面，将源节点到目的节点之间的路由路径映射到基准面上，并通过在基准面采取器件层的层间非法转向原则，以及相应的补充原则进行转向限制。本发明还公开了一种三维集成电路片上网络的路由系统。
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公开(公告)号：CN104079480A
公开(公告)日：2014-10-01
申请号：CN201410240731.3
申请日：2014-05-30
Applicant: 中国科学院计算技术研究所
IPC: H04L12/701 , G06F15/173
Abstract: 本发明公开了一种三维集成电路片上网络的路由方法，包含：路由选取步骤和数据路由步骤；路由选取步骤用于通过节点不唯一时的随机选择策略，在器件层间确定从源节点到目的节点的最优路由，以确保数据包经过最优路由到达目的节点；数据路由步骤用于基于水平器件层的层间非法转向原则，以及垂直平面内相应转向限制的约束，采用路由策略，将数据包逐步由源节点经过中间节点路由到目的节点。本发明还公开了一种三维集成电路片上网络的路由系统。
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公开(公告)号：CN101706553B
公开(公告)日：2012-02-01
申请号：CN200910236848.3
申请日：2009-11-02
Applicant: 中国科学院计算技术研究所
Abstract: 本发明公开了一种片上通路时延测量电路及方法。所述测量电路，包括多级测量单元，并且从最后一级测量单元到第一级测量单元，每级测量单元的测量分辨率以2的倍数递增；每一级测量单元，包括：第一多路选择器、第二多路选择器、第三多路选择器、第四多路选择器、上升沿敏感触发器、第一时延单元、第二时延单元、第三时延单元和第四时延单元，以及第五时延单元和第六时延单元。
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Patent Agency Ranking
公开(公告)号：CN101588273B
公开(公告)日：2011-05-04
申请号：CN200810112194.9
申请日：2008-05-21
Applicant: 中国科学院计算技术研究所
IPC: H04L12/26
Abstract: 本发明提供一种针对片上网络系统的虚拟测试总线电路及其测试方法，所述虚拟测试总线电路包括多个相互连接的路由器模块；路由器模块包括输入控制电路模块和信息转发模块；所述信息转发模块在所述片上网络系统处于测试状态时生成测试数据的路由控制信号，并将数据转发给其它路由器模块或内嵌芯核。本发明的测试方法包括步骤：1)将芯片的测试使能信号置为有效；步骤2)信息转发模块生成路由控制信号，形成多条虚拟测试总线；步骤3)测试向量由外部输入，通过所述虚拟测试总线对各内嵌芯核实施测试。本发明能够消除协议所导致的冗余时间，能够更好地利片上系统已有的连线资源，从而有效地提高测试效率，缩短测试时间。
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公开(公告)号：CN101414489A
公开(公告)日：2009-04-22
申请号：CN200710176138.7
申请日：2007-10-19
Applicant: 中国科学院计算技术研究所
Abstract: 本发明涉及一种容错存储器及其纠错容错方法，其中的容错存储器包括：第1层存储器阵列、第1层译码逻辑、公有冗余行、公有冗余列和第1层存储器纠错容错电路，所述第1层存储器阵列由若干个第0层存储器组成；所述第0层存储器包括第0层存储器阵列、第0层译码逻辑、私有冗余行、私有冗余列和第0层存储器纠错容错电路；所述第0层存储器阵列由若干个存储器字组成。其纠错容错方法是首先利用第0层的私有冗余行和冗余列对故障进行替换，如无法替换，则利用第1层的公有冗余行和冗余列对故障进行替换。本发明的优点包括：降低了存储器对测试和修复仪器的依赖，降低了存储器的成本；本发明具有良好的修复效率，提高了存储器的成品率。
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公开(公告)号：CN100440854C
公开(公告)日：2008-12-03
申请号：CN200410050004.7
申请日：2004-06-25
Applicant: 中国科学院计算技术研究所
IPC: H04L12/56
Abstract: 本发明涉及数据通信技术领域。特别是一种用于网络处理器的数据包接收接口部件及其存储管理方法。部件包括：数据接收缓冲装置；指针存储区管理装置；动态随机存取存储器DRAM存储控制器；静态随机存取存储器SRAM存储控制器；队列管理装置；数据存储区。方法包括：使用队列表、数据包指针和存储块指针对数据存储区进行有效的组织管理；利用存储块指针和存储块位置对齐节省存储空间并提高操作效率；使用SRAM和DRAM分别存储数据包头和净荷数据来提高处理数据传输速度。本发明还通过对DRAM存储控制器进行改进，进一步提高了数据的存取速度，有助于高速网络处理器克服其存储瓶颈，实现高速数据传输和处理。
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公开(公告)号：CN101009594A
公开(公告)日：2007-08-01
申请号：CN200610171651.2
申请日：2006-12-31
Applicant: 中国科学院计算技术研究所
Abstract: 本发明公开了一种虚拟网络系统，包括处理器模拟模块、实物理网络设备；还包括网络设备模拟模块和网络数据缓冲区模拟模块；其中，网络设备模拟模块由网络设备发送单元、网络设备接收单元和网络设备控制单元组成；网络设备模拟模块加载到处理器模拟模块上，网络设备模拟模块与实物理网络模块作绑定关联，网络设备模拟模块还与网络数据缓冲区模拟模块连接。本发明还提供了一种实现虚拟网络系统的方法。本发明实现了一种软硬结合的方法来仿真系统的运行，将软件模拟方法的低成本、开发修改方便简单的优点以及硬件模拟的真实性结合起来，优化了系统的性价比，并且节省了开发时间。
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公开(公告)号：CN1852259A
公开(公告)日：2006-10-25
申请号：CN200610072077.5
申请日：2006-04-06
Applicant: 中国科学院计算技术研究所
IPC: H04L12/56
Abstract: 根据本发明，提出了一种用于标志集合式两维报文分类及查找的设备，包括：两维报文分类装置，用于将两维规则库的针对报文的规则划分为前缀集合，并且将每个前缀集合划分为标志集合，并且利用标志集合的标志、维信息和合并串信息来建立查找表；外部存储器，用于散列存放每个标志集合分组所对应的哈希函数；以及多核处理器，用于当输入报文以进行查找时，进行控制以便利用两维报文分类装置中所建立的查找表来查找所述报文的匹配规则应处的标志集合，以获取所述报文的匹配规则。
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