公开(公告)号：CN100405589C

公开(公告)日：2008-07-23

申请号：CN200410059854.3

申请日：2004-06-25

Applicant: 三星电子株式会社

Inventor： 朴济民

IPC: H01L23/48 ,  H01L23/52 ,  H01L21/28 ,  H01L21/768 ,  H01L21/60 ,  H01L27/108 ,  H01L21/8242

CPC classification number: H01L21/76897 ,  H01L21/76834 ,  H01L27/10814 ,  H01L27/10855 ,  H01L27/10894

Abstract: 在一个实施例中，一种半导体器件包括在半导体衬底中形成的导电焊盘。该半导体器件还包括重叠导电焊盘的外围区的导电图形。该导电图形具有一个开口，以露出导电焊盘的另一个区域。该半导体器件还还包括贯穿开口的导电接触。该导电接触电连接到导电焊盘。结果，可以减小用于半导体器件的制造成本，同时可以提高制造产量。

公开(公告)号：CN1474436A

公开(公告)日：2004-02-11

申请号：CN03143823.7

申请日：2003-07-25

Applicant: 三星电子株式会社

Inventor： 金志永 ,  朴济民

IPC: H01L21/027 ,  H01L21/30 ,  H01L21/76 ,  H01L21/28

CPC classification number: H01L21/76897 ,  H01L21/76229 ,  H01L21/823481

Abstract: 多个用于定义有源区的沟槽形成在半导体衬底上，用多个沟槽掩模。间隙填充绝缘层形成在最终结构上以便填充沟槽和沟槽掩模定义的间隙区。接下来，沟槽掩模和间隙填充绝缘层被构图来形成用于定义狭缝开口的沟槽掩模图形和间隙填充绝缘图形，它延伸跨过并且露出有源区。栅图形形成在狭缝开口中，并且沟槽掩模图形被除去以形成露出有源区的接触开口。接下来，接触栓塞被形成以填充接触开口。这里，接触开口是自对准地采用在沟槽掩模和间隙填充绝缘层之间的蚀刻选择性形成的。最终的接触开口是长方体形状的空口。

公开(公告)号：CN108206181B

公开(公告)日：2023-07-25

申请号：CN201711383470.0

申请日：2017-12-20

Applicant: 三星电子株式会社

Inventor： 李基硕 ,  金大益 ,  黄有商 ,  金奉秀 ,  朴济民

IPC: H01L27/02 ,  H10B12/00

Abstract: 本发明提供了一种半导体装置。所述半导体装置包括：衬底，其包括单元有源区和外围有源区；直接接触件，其排列在形成在所述衬底上的单元绝缘图案上，并且连接至所述单元有源区；位线结构，其包括与所述直接接触件的侧表面接触的薄导电图案；以及外围栅极结构，其位于所述外围有源区。所述外围栅极结构包括外围栅极绝缘图案和外围栅极导电图案的堆叠结构，所述薄导电图案包括第一材料，并且所述外围栅极导电图案包括所述第一材料，并且所述薄导电图案的上表面的水平比所述外围栅极导电图案的上表面的水平更低。

公开(公告)号：CN110783181B

公开(公告)日：2023-07-07

申请号：CN201910210667.7

申请日：2019-03-19

Applicant: 三星电子株式会社

Inventor： 朴成珉 ,  张世明 ,  金奉秀 ,  朴济民

IPC: H01L21/033 ,  H01L21/308

Abstract: 本发明涉及制造半导体器件的方法。一种方法包括：通过在衬底上沉积支撑掩模层、多晶硅层和硬掩模层并蚀刻硬掩模层，来形成硬掩模图案；通过使用硬掩模作为蚀刻掩模蚀刻多晶硅层来形成预多晶硅图案；氧化预多晶硅图案的侧表面，以形成多晶硅图案和氧化硅层；形成覆盖氧化硅层的侧面的隔墙图案；在支撑掩模层的顶表面上形成牺牲层，以覆盖氧化硅层和隔墙图案；蚀刻牺牲层和氧化硅层；通过使用多晶硅图案和隔墙图案作为蚀刻掩模蚀刻支撑掩模层来形成支撑掩模图案；以及通过使用支撑掩模图案作为蚀刻掩模蚀刻衬底来形成触发引脚。

公开(公告)号：CN108695326B

公开(公告)日：2023-04-25

申请号：CN201810289150.7

申请日：2018-04-03

Applicant: 三星电子株式会社

Inventor： 金大益 ,  张世明 ,  朴济民 ,  黄有商

IPC: H10B12/00

Abstract: 本公开提供了易失性存储器件。一种易失性存储器件可以包括具有垂直侧壁的位线结构。下间隔物可以在垂直侧壁的下部分上，其中下间隔物可以由从垂直侧壁到下间隔物的外侧壁的第一厚度限定。上间隔物可以在垂直侧壁的在该下部分之上的上部分上，其中上间隔物可以由小于第一厚度的第二厚度限定，上间隔物暴露下间隔物的外侧壁的最上部分。

公开(公告)号：CN107393918B

公开(公告)日：2023-04-14

申请号：CN201710310121.X

申请日：2017-05-04

Applicant: 三星电子株式会社

Inventor： 金大益 ,  金奉秀 ,  朴济民 ,  朴台镇 ,  黄有商

IPC: H01L27/02 ,  H01L23/528 ,  H01L21/768

Abstract: 提供了半导体器件。一种半导体器件包括衬底。该半导体器件包括在衬底上的堆叠结构。堆叠结构包括第一绝缘材料和在第一绝缘材料上的第二绝缘材料。该半导体器件包括从堆叠结构的第一绝缘材料的侧壁延伸到堆叠结构的第二绝缘材料的侧壁的一部分上的间隔物。此外，该半导体器件包括在间隔物上的导电线。还提供了形成半导体器件的方法。

公开(公告)号：CN107611126B

公开(公告)日：2022-12-27

申请号：CN201710541978.2

申请日：2017-07-05

Applicant: 三星电子株式会社

Inventor： 金大益 ,  金奉秀 ,  朴济民 ,  黄有商

IPC: H01L27/108

Abstract: 提供了一种半导体装置，所述半导体装置包括：基底；位线结构，位于基底上；第一接触结构，位于位线结构的侧壁上；第二接触结构，位于位线结构上并且跨过位线结构与第一接触结构分隔开；以及绝缘图案，位于位线结构与第一接触结构之间。第二接触结构覆盖位线结构的顶表面的至少一部分。绝缘图案包括从绝缘图案的与位线结构直接相邻的侧壁突出的突起。突起沿与基底的顶表面平行的第一方向突出。

公开(公告)号：CN108155173B

公开(公告)日：2022-10-14

申请号：CN201711261582.9

申请日：2017-12-04

Applicant: 三星电子株式会社

Inventor： 洪镇宇 ,  金大益 ,  尹灿植 ,  李基硕 ,  韩东珉 ,  张成豪 ,  黄有商 ,  金奉秀 ,  朴济民

IPC: H01L23/50 ,  H01L27/088

Abstract: 一种半导体器件包括基板，该基板包括包含单元有源区域的单元阵列区域。绝缘图案在基板上。绝缘图案包括暴露单元有源区域并且延伸到单元有源区域中的直接接触孔。直接接触导电图案在直接接触孔中并且连接到单元有源区域。位线在绝缘图案上。位线连接到直接接触导电图案并且在垂直于绝缘图案的上表面的方向上延伸。绝缘图案包括包含非金属基电介质材料的第一绝缘图案和在第一绝缘图案上的第二绝缘图案。第二绝缘图案包括具有比第一绝缘图案的介电常数高的介电常数的金属基电介质材料。

公开(公告)号：CN106972017B

公开(公告)日：2021-12-14

申请号：CN201710006922.7

申请日：2017-01-05

Applicant: 三星电子株式会社

Inventor： 李基硕 ,  沈正燮 ,  李旻娥 ,  洪镇宇 ,  朴济民 ,  成慧真 ,  吴承玟 ,  李到泳 ,  李知承 ,  李进成

IPC: H01L27/108

Abstract: 本公开提供了半导体器件。一种半导体器件包括：基板，包括间隔开的有源区以及使有源区彼此隔离的器件隔离区；和柱阵列图案，包括交叠有源区的多个柱图案，该多个柱图案在第一方向上和在交叉第一方向的第二方向上以相等的距离彼此间隔开，其中该多个柱图案包括在第一方向上和在第二方向上交替地设置的第一柱图案和第二柱图案，第一柱图案的水平横截面的形状不同于第二柱图案的水平横截面的形状。

公开(公告)号：CN110021551A

公开(公告)日：2019-07-16

申请号：CN201910011917.4

申请日：2019-01-07

Applicant: 三星电子株式会社

Inventor： 尹灿植 ,  金桐晤 ,  李基硕 ,  赵诚学 ,  朴济民

IPC: H01L21/762

Abstract: 一种半导体器件包括：衬底，包括单元区域和外围电路区域；单元绝缘图案，设置在衬底的单元区域中，限定单元有源区域；以及外围绝缘图案，设置在衬底的外围电路区域中，限定外围有源区域。外围绝缘图案包括具有第一宽度的第一外围绝缘图案和具有第二宽度的第二外围绝缘图案，第二宽度大于第一宽度。第一外围绝缘图案和第二外围绝缘图案中的至少一个的最上表面比单元绝缘图案的最上表面定位得更高。